KR19980086916A - 강유전체 기억 장치 - Google Patents

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KR19980086916A
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도시마사 오사와
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이데이 노부유끼
소니 가부시키가이샤
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Abstract

강유전체 기억 장치는 다치(multi-level) 데이터를 이용하여 칩 사이즈의 큰 증가 없이 용량을 증가시킬 수 있다. 쓰기 동작 시에는, I/O 단자로 입력된 2 비트 데이터에 근거한 4 종류의 전위 중 하나가 전위 발생기에서부터 비트 라인으로 데이터 라인을 통해서 선택적으로 공급된다. 이 전위는 강유전체 캐패시터의 전극들 중 한 전극에 공급되고 강유전체에서 4 종류의 잔류 분극 상태 중 하나가 선택적으로 생성된다. 이것으로, 4치(4-level) 데이터가 단일 메모리 셀 안에 기억된다. 읽기 동작 시에는, 기억된 데이터를 판정하기 위해서 비트 라인의 전위와 세 가지 기준 전위들이 출력 데이터 생성기에서 비교된다.

Description

강유전체 기억 장치
본 발명은 강유전체의 분극 반전을 이용한 강유전체 기억 장치에 관한 것이다.
도 1에서 나타낸 히스테리시스 특성을 갖는 강유전체의 분극 반전을 이용하여 2치(binary) 데이터를 기억하기 위한 강유전체 비휘발성 메모리로서, 갖가지 메모리들이 현재 제안되어 있다.
2치 데이터를 기억하기 위한 이와 같은 강유전체 비휘발성 메모리에서는, 1 이나 0의 디지털 데이터의 한 비트가 각각의 메모리 셀에 기억되므로 기억 용량은 메모리 셀들의 수에 대응한다.
따라서, 이와 같은 강유전체 비휘발성 메모리의 기억 용량을 증가시키기 위해서는, 메모리 셀들의 수가 반드시 증가되어야 한다. 집적도가 올라가지 않는 한, 칩의 사이즈는 메모리 용량이 증가함에 따라 결과적으로 증가된다.
그러나, 근년에, 강유전체 비휘발성 메모리들의 용량 증가에 대한 요구에 부응해 메모리 셀들의 수를 증가시키면 메모리 사이즈가 커진다는 문제가 있어 왔다.
이러한 문제를 고려하여, 일본 공개 특허 공보(Kokai) 평 6-196647은 메모리 셀 안에 다치(multi-level) 데이터를 기억함으로써 칩 사이즈의 증가 없이 기억 용량을 증가시킬 수 있는 강유전체 비휘발성 메모리를 개시한다.
이러한 강유전체 비휘발성 메모리에서, 각각의 메모리 셀에는 MFS(Metal- Ferroelectric-Semiconductor) 트랜지스터, 쓰기용 MOS(Metal-Oxide-Semiconduc tor) 트랜지스터, 및 읽기용 MOS 트랜지스터 외에 쓰기 워드 라인(word line), 읽기용 워드라인, 쓰기 비트 라인(bit line), 및 읽기 비트 라인이 제공된다. 여기서, MFS 트랜지스터는 게이트 산화막(gate oxide film) 위에 PLZT (Pb,La)(Zr,Ti)O3와 같은 강유전체를 형성함으로써 얻어지는 트랜지스터이다.
이 강유전체 비휘발성 메모리에서, 쓰기 동작 시에는, 아날로그 데이터나 다치 데이터에 근거한 잔류 분극이 MFS 트랜지스터의 강유전체막에 발생되어 데이터를 직접 비휘발성으로 기억한다. 더욱이, 읽기 동작 시에는, 읽기 MOS 트랜지스터가 턴온되고 강유전체막의 잔류 분극에 근거한 드레인 전류는 MOS트랜지스터의 드레인과 소스 사이에서 흐르면서 기억된 데이터를 읽도록 검출된다.
이 강유전체 비휘발성 메모리에서, 적어도 3치 이상의 다치 데이터나 아날로그 데이터는 A/D 변환기(analog-to-digital converter), D/A 변환기(digital-to-analog converter) 또는 다른 데이터 변환기의 사용 없이 각각의 메모리 셀로부터 직접 써지거나 읽어진다.
본 발명은 종래 기술을 그 배경으로 하여 만들어 졌고 칩 사이즈의 큰 증가 없이 용량의 증가를 얻을 수 있는 강유전체 기억 장치를 제공하는 것을 목적으로 한다.
위 목적을 이루기 위해서, 본 발명의 첫 번째 양상에 따르면, 워드 라인들; 비트 라인들; 강유전체 캐패시터들; 비트 라인들과 강유전체 캐패시터들의 전극들 중 한 전극을 선택적으로 연결된 상태와 분리된 상태로 스위칭 하는 트랜지스터; 및 데이터를 쓸 때 입력 데이터에 따라 상기 비트 라인들에게 2n(n은 2이상의 정수)개의 다른 종류의 전위들을 공급하는 전위 발생 수단을 포함하는 강유전체 기억 장치가 제공된다.
이러한 장치는, 양호하게는, 기억된 데이터를 판정하기 위해서 비트 라인들에서 생성된 전위들과 (2n-1)개의 다른 종류의 기준 전위를 비교하는 판정 수단을 더 포함한다.
또한 상기 장치는 비트 라인들에 대응하게 제공되어, 비트 라인들을 전위 발생 수단과 판정 수단 중 적어도 하나에 연결하는 복수의 스위칭 수단과 억세스될 셀의 칼럼 어드레스(column address)에 따라 선택된 스위칭 수단으로의 연결을 지시하기 위한 칼럼 어드레스 디코더(column address decoder)를 더 포함하는 것이 바람직하다.
상기 장치는 또한 억세스되는 셀의 로우 어드레스에 따라 선택된 비트 라인에 선정된 전위를 공급하기 위한 로우 어드레스 디코더를 더 포함하는 것이 바람직하다.
강유전체 캐패시터들이 행렬을 형성하기 위해서 워드 라인과 비트 라인의 교차점 가까이에 배열되는 것이 바람직하다.
본 발명의 두 번째 양상에 따르면, 워드 라인들; 비트 라인들; 강유전체 캐패시터들; 비트 라인들과 강유전체 캐패시터들의 전극들 중 한 전극을 선택적으로 연결된 상태와 분리된 상태로 스위칭 하는 트랜지스터; 및 데이터를 쓸 때 입력 데이터에 따라 상기 비트 라인들에게 2n(n은 2이상의 정수)개의 다른 종류의 전위들을 공급하는 전위 발생 수단; 및 기억된 데이터를 판정하기 위해서 비트 라인들에서 생성된 전위들과 (2n-1)개의 다른 종류의 기준 전위를 비교하기 위한 판정 수단을 포함하는 강유전체 기억 장치가 제공된다.
상기 장치는, 양호하게는, 비트 라인들에 대응하게 제공되어, 비트 라인들을 전위 발생 수단과 판정 수단 중 적어도 하나에 연결하는 복수의 스위칭 수단과 억세스되는 셀의 칼럼 어드레스에 따라 선택된 스위칭 수단으로의 연결을 지시하기 위한 칼럼 어드레스 디코더를 더 포함한다.
본 발명의 첫 번째와 두 번째 양상에 있어서, 강유전체 캐패시터는 본질적으로 ((Pb,La)(Zr,Ti)O3) 또는 (Pb(Zr,Ti)O3)로 구성되는 것이 바람직하다.
대안으로, 강유전체 캐패시터들은 본질적으로 Bi2SrTa2O9으로 구성되는 것이 바람직하다.
본 발명의 강유전체 메모리 장치에서, 데이터를 읽을 때, 강유전체 캐패시터의 강유전체의 잔류 분극 상태에 따르는 전하, 즉 기억된 데이터가 비트 라인으로 흘러서 비트 라인의 전위가 바뀐다. 비트 라인의 전위는 판정 수단에서 (2n-1)개의 기준 데이터와 비교되어 2n종류의 데이터 중 어떤 데이터가 기억된 데이터인지가 결정된다.
도 1은 종래 기술에 따른 2치 데이터를 기억하는 강유전체 비휘발성 메모리의 데이터 기억 상태를 설명하기 위한 강유전체의 히스테리시스 특성 도면.
도 2는 본 발명의 실시예에 따른 강유전체 비휘발성 메모리의 전체 구성 도면.
도 3은 도 2에서 나타낸 메모리 셀(memory cell)의 구성 도면.
도 4는 도 2와 도 3에서 나타낸 메모리 셀의 강유전체 캐패시터의 데이터 기억 상태를 설명하기 위한 강유전체의 히스테리시스 특성 도면.
도 5는 도 2에서 나타낸 전위 발생기의 구성 도면.
도 6은 읽기 동작 시에, 기억된 데이터의 내용에 상응하는, 비트 라인 전위 A, B, C 및 D 와 도 6에서 나타낸 비교기들의 기준 전위 V1, V2, 및 V3 사이의 관계를 설명하는 도면.
도 7은 도 2에서 나타낸 출력 데이터 생성기의 구성 도면.
도 8은 도 7에서 나타낸 판정기의 판정 과정을 설명하기 위한 도면.
도면의 주요 부분에 대한 부호의 설명
M11~ Mmn.. 메모리 셀
BL1~ BLn.. 비트 라인
WL1~ WLm.. 워드 라인
SL1~ SLn.. 셀렉터
12 .. 로우 디코더
14 .. 칼럼 디코더
16 .. 출력 데이터 생성기
18 .. 전위 발생기
20 .. I/O 단자
Tr11..트랜지스터
FC11..강유전체 캐패시터
PL .. 플레이트 라인
41 .. 전위 A 발생기
42 .. 전위 B 발생기
43 .. 전위 C 발생기
44 .. 전위 D 발생기
45 .. 전위 제어기
51, 52, 53 .. 비교기
54 .. 판정기
본 발명의 실시예에 따른 강유전체 비휘발성 메모리에 대해 이하 설명된다.
도 2는 본 실시예의 강유전체 비휘발성 메모리(11)의 전체 구성 도면이다.
강유전체 비휘발성 메모리(11)는, 2치 데이터를 기억하는 경우에 비해서, 한 메모리 셀 안에 4치(4-level) 데이터를 기억함으로써 동일 칩 사이즈(chip size)를 가지고 두배의 기억 용량을 얻는다.
도 2에서 보여지듯이, 강유전체 비휘발성 메모리(11)는 로우 디코더(12), 칼럼 디코더(14), 출력 데이터 생성기(16), 전위 발생기(18), I/O 단자(20), n x m 개의 메모리 셀들(M11내지 Mmn), n 개의 셀렉터들(SL1내지 SLn), n 개의 비트 라인들(BL1내지 BLn), 및 m 개의 워드 라인(WL1내지 WLm)을 갖는다.
비트 라인들(BL1내지 BLn)과 워드 라인들(WL1내지 WLm)은 각각이 교차하도록 배열된다.
비트 라인들(BL1내지 BLn)은 셀렉터들(SL1내지 SLn)을 거쳐 데이터 라인(DL)에 각각 연결된다. 셀렉터들(SL1내지 SLn)은 입력으로 선택 신호들(S141내지 S14n)을 칼럼 디코더(14)로부터 수신한다.
데이터 라인(DL)은 병렬로 연결된 출력 데이터 생성기(16)와 전위 발생기(18)를 거쳐 I/O 단자(20)에 연결된다.
워드 라인(WL1내지 WLm)은 로우 디코더(12)와 연결되어 있다.
비트 라인들(BL1내지 BLn)과 워드 라인들(WL1내지 WLm)의 교차점 부근에는, 교차하는 비트 라인들과 워드 라인들에 연결된 메모리 셀들(M11내지 Mmn)이 제공된다. 즉, 메모리 셀들(M11내지 Mmn)이 행렬의 형태로 배열된다.
예를 들어, 워드 라인(WL1)과 비트 라인들(BL1내지 BLn)의 교차점 부근에는, 워드 라인(WL1)과 비트 라인(BL1내지 BLn)에 각각 연결된 메모리 셀들(M11내지 M1n)이 배열된다.
다음에, 도 2에서 나타낸 메모리 셀(M11)의 구성에 대해 설명된다.
여기서 주목해야 할 점은 메모리 셀들(M12내지 Mmn)의 구성이 메모리 셀(M11)의 구성과 동일하다는 것이다.
도 3은 메모리 셀(M11)의 구성 도면이다.
도 2에서 보여지듯이, 메모리 셀(M11)에는 1Tr+1Cap 방법에 의해 n 채널(channel) 스위칭 트랜지스터(Tr11)와 강유전체 캐패시터(FC11)가 제공된다. 즉, 메모리 셀(M11)은 소위 더미 셀(dummy cell)을 사용하지 않는다.
스위칭 트랜지스터(Tr11)의 게이트(G)는 워드 라인(WL1)과 연결되고, 드레인(D)은 비트 라인(BL1)과 연결되고, 소스(S)는 강유전체 캐패시터(FC11)의 한쪽 끝과 연결된다. 강유전체 캐패시터(FC11)의 다른 끝은 플레이트 라인(PL)과 연결된다.
강유전체 캐패시터(FC11)는 PLZT((Pb,La)(Zr,Ti)O3)와 PZT((Pb)(Zr,Ti)O3)또는 SBT(Bi2SrTa2O9)와 같은 강유전체를 사용하여 구성된다.
메모리 셀(M11)은 I/O 단자(20)로부터 입력된 데이터에 따라서 전위 발생기(18)에서부터 비트 라인(BL1)까지 데이터 라인(DL)을 통해서 4 종류의 전위를 공급하고, 도 4에 도시된 바와 같이 강유전체 캐패시터(FC11)의 강유전체 안에서 잔류 분극 전하 Pr0, Pr1, Pr2, 및 Pr3을 갖는 4 종류의 잔류 분극 상태를 발생시킴으로써 4치 데이터(2 비트 데이터)를 기억한다.
전위 발생기(18)는 도 5에서 보여지듯이, 전위 A 발생기(41), 전위 B 발생기(42), 전위 C 발생기(43), 전위 D 발생기(44), 및 전위 제어기(45)를 갖는다.
전위 제어기(45)는 입력으로 2 비트 데이터를 I/O 트랜지스터(20)로부터 받고, 이 데이터가 (1, 1)이라면 전위 A 발생기(41)에 출력 지시를 내리고, 이 데이터가 (1, 0)이라면 전위 B 발생기(42)에 출력 지시를 내리고, 이 데이터가 (0, 1)이라면 전위 C 발생기(43)에 출력 지시를 내리고, 이 데이터가 (0, 0)이라면 전위 D 발생기(44)에 출력 지시를 내린다.
전위 A 발생기(41), 전위 B 발생기(42), 전위 C 발생기(43), 및 전위 D 발생기(44)가 그들의 입력들로 전위 제어기(45)로부터 출력 지시를 받을 때, 전위 A, 전위 B, 전위 C, 및 전위 D 를 데이터 라인(DL)에 각각 출력한다. 여기서 전위 A, B, C, 및 D는 전위 A 전위 B 전위 C 전위 D 의 관계를 갖는다.
출력 데이터 생성기(16)는 도 7에서 보여지듯이, 비교기(51), 비교기(52), 비교기(53), 및 판정기(54)를 갖는다.
비교기(51)는 도 6에서 나타낸 기준 전위 V1을 기억하고, 이 기준 전위 V1과 데이터 라인(DL)의 전위를 비교하고, 데이터 라인(DL)의 전위가 더 높다면, 비교 결과로서 1을 판정기(54)에 출력한다. 여기서, 기준 전위 V1은 데이터 (1, 1)을 읽을 때 비트 라인 전위인 전위 A와 데이터 (1, 0)을 읽을 때 비트 라인 전위인 전위 B 사이의 중간 전위이다.
도 6에서 보여지듯이, 전위 A, B, C, 및 D는 0V(그라운드 전위)와 Vcc(전원 전위)사이의 전위들이고, 전위 A 전위 B 전위 C 전위 D 의 관계가 있다는데 주목하자.
비교기(52)는 도 6에서 나타낸 기준 전위 V2를 기억하고, 이 기준 전위 V2와 데이터 라인(DL)의 전위를 비교하고, 데이터 라인(DL)의 전위가 더 높다면, 비교 결과로서 1을 판정기(54)에 출력한다. 여기서, 기준 전위 V2는 데이터 (1, 0)을 읽을 때 비트 라인 전위인 전위 B와 데이터 (0, 1)을 읽을 때 비트 라인 전위인 전위 C 사이의 중간 전위이다.
비교기(53)는 도 6에서 나타낸 기준 전위 V3를 기억하고, 이 기준 전위 V3와 데이터 라인(DL)의 전위를 비교하고, 데이터 라인(DL)의 전위가 더 높다면, 비교 결과로서 1을 판정기(54)에 출력한다. 여기서, 기준 전위 V3는 데이터 (0, 1)을 읽을 때 비트 라인 전위인 전위 C와 데이터 (0, 0)을 읽을 때 비트 라인 전위인 전위 D 사이의 중간 전위이다.
판정기(54)는 비교기(51), (52), 및 (53)로부터의 비교 결과들이 도 8에서 보여지듯이, 1, 1, 및 1 일 때 판정 결과로 (1, 1)을 I/O 단자(20)에 출력한다. 이 상태는 메모리 셀(M11)의 잔류 분극 전하가 도 4에서 나타낸 Pr0가 되고, 비트 라인 BL1의 전위가 예를 들어 메모리 셀(M11)의 읽기 동작이 실행되는 읽기 동작의 결과로서 전위 A가 될 때 나타난다. 즉, 이것은 메모리 셀(M11)안에 (1, 1)이 기억되는 경우이다.
게다가, 판정기(54)는 비교기(51), (52), 및 (53)로부터의 비교 결과들이 도 8에서 보여지듯이, 0, 1, 및 1 일 때 판정 결과로 (1, 0)을 I/O 단자(20)에 출력한다. 이 상태는 메모리 셀(M11)의 잔류 분극 전하가 도 4에서 나타낸 Pr1이 되고, 비트 라인 BL1의 전위가 예를 들어 메모리 셀(M11)의 읽기 동작이 실행되는 읽기 동작의 결과로서 전위 B가 될 때 나타난다. 즉, 이것은 메모리 셀(M11)안에 (1, 0)이 기억되는 경우이다.
게다가, 판정기(54)는 비교기(51), (52), 및 (53)로부터의 비교 결과들이 도 8에서 보여지듯이, 0, 0, 및 1 일 때 판정 결과로 (0, 1)을 I/O 단자(20)에 출력한다. 이 상태는 메모리 셀(M11)의 잔류 분극 전하가 도 4에서 나타낸 Pr2가 되고, 비트 라인 BL1의 전위가 예를 들어 메모리 셀(M11)의 읽기 동작이 실행되는 읽기 동작의 결과로서 전위 C가 될 때 나타난다. 즉, 이것은 메모리 셀(M11)안에 (0, 1)이 기억되는 경우이다.
게다가, 판정기(54)는 비교기(51), (52), 및 (53)로부터의 비교 결과들이 도 8에서 보여지듯이, 0, 0, 및 0 일 때 판정 결과로 (0, 0)을 I/O 단자(20)에 출력한다. 이 상태는 메모리 셀(M11)의 잔류 분극 전하가 도 4에서 나타낸 Pr3이 되고, 비트 라인 BL1의 전위가 예를 들어 메모리 셀(M11)의 읽기 동작이 실행되는 읽기 동작의 결과로서 전위 D가 될 때 나타난다. 즉, 이것은 메모리 셀(M11)안에 (0, 0)이 기억되는 경우이다.
위에서 설명한 강유전체 비휘발성 메모리(11)의 동작에 대해 이하 설명된다.
쓰기 동작(Write Operation)
첫째로, 예를 들어, 도 2와 도 3에서 나타낸 메모리 셀(M11)에 (1, 1)이 쓰여지는 경우가 설명된다. 이 경우에, 2 비트 데이터 (1, 1)은 I/O 단자(20)를 통해서 전위 발생기(18)에 출력된다. 데이터 (1, 1)이 전위 발생기(18)에 입력될 때, 도 5에서 나타낸 전위 제어기(45)로부터 전위 A 발생기(41)로의 출력 지시가 내려지고, 이 지시에 따라서 전위 A가 전위 A 발생기(41)에서부터 데이터 라인(DL)에 공급된다. 이때, 칼럼 디코더(14)는 선택 신호(S141)를 셀렉터(SL1)에 출력하고, 비트 라인(BL1)과 데이터 라인(DL)은 연결된 상태에 있다. 게다가, 로우 디코더(12)에 의해서, 워드 라인(WL1)이 로우 레벨(low level)에서 하이 레벨(high level)로 스위치 된다. 이때, 플레이트 라인(PL)은 로우 레벨로 유지된다.
결과로, 메모리 셀(M11)의 강유전체 캐패시터(FC11)의 분극 상태가 도 4에서 나타낸 히스테리시스 특성의 루프 1을 따라 점 P로 바뀌고, 잔류 분극 전하 Pr0가 기억된 데이터를 유지하는 동안에 발생된다.
게다가, 2 비트 데이터 (1, 0)이 I/O 단자(20)를 통해서 입력되는 경우, 도 5에서 나타낸 전위 제어기(45)에서부터 전위 B 발생기(42)로 출력 지시가 내려지고, 이 지시에 따라서 전위 B가 전위 B 발생기(42)에서부터 데이터 라인(DL)으로 공급된다.
결과로, 메모리 셀(M11)의 강유전체 캐패시터(FC11)의 분극 상태가 도 4에서 나타낸 히스테리시스 특성의 루프 2를 따라 점 Q로 바뀌고, 잔류 분극 전하 Pr1은 기억된 데이터를 유지하는 동안에 발생된다.
게다가, 2 비트 데이터 (0, 1)이 I/O 단자(20)를 통해서 입력되는 경우, 도 5에서 나타낸 전위 제어기(45)에서부터 전위 C 발생기(43)로 출력 지시가 내려지고, 이 지시에 따라서 전위 C가 전위 C 발생기(43)에서부터 데이터 라인(DL)으로 공급된다.
결과로, 메모리 셀(M11)의 강유전체 캐패시터(FC11)의 분극 상태가 도 4에서 나타낸 히스테리시스 특성의 루프 3을 따라 점 R로 바뀌고, 잔류 분극 전하 Pr2는 기억된 데이터를 유지하는 동안에 발생된다.
게다가, 2 비트 데이터 (0, 0)이 I/O 단자(20)를 통해서 입력되는 경우, 도 5에서 나타낸 전위 제어기(45)에서부터 전위 D 발생기(44)로 출력 지시가 내려지고, 이 지시에 따라서 전위 D가 전위 D 발생기(44)에서부터 데이터 라인(DL)으로 공급된다.
결과로, 메모리 셀(M11)의 강유전체 캐패시터(FC11)의 분극 상태가 도 4에서 나타낸 히스테리시스 특성의 루프 1을 따라 점 S로 바뀌고, 잔류 분극 전하 Pr3는 기억된 데이터를 유지하는 동안에 발생된다. 이때, 전위 D는 전위 A와 동일한 크기의 음의 전위이다.
위에서 설명되었듯이, 강유전체 비휘발성 메모리(11)에서, I/O 단자(20)를 경유해 입력된 2 비트 데이터에 따라서 4 종류의 전위 A, B, C, 및 D를 강유전체 캐패시터(FC)의 한쪽 전극에 인가함으로써, 3 종류의 히스테리시스 루프에 따라서 4 종류의 잔류 분극 상태들이 강유전체 캐패시터(FC)의 강유전체에서 선택적으로 생성되고, 2 비트 데이터는 한 메모리 셀 안에 기억된다.
읽기 동작 후 실행된 재 쓰기(rewrite) 동작은 위에서 설명된 쓰기 동작과 같은 방법으로 실행되는 것에 주목하자.
읽기 동작(Read Operation)
첫째로, 예를 들어, 도 2와 도 3에서 나타낸 메모리 셀(M11)에 (1, 1)이 기억되고 이것이 읽어지는 경우가 설명된다. 이 경우에, 로우 디코더(12)에 의해 워드 라인(WL1)이 로우 레벨에서 하이 레벨로 스위치된 후, 플레이트 라인(PL)이 로우 레벨에서 하이 레벨로 스위치 된다. 게다가, 칼럼 디코더(14)가 선택 신호(S141)를 스위치(SL1)에 출력하고, 비트 라인(BL1)과 데이터 라인(DL)은 연결된 상태가 된다.
결과적으로, 메모리 셀(M11)의 강유전체 캐패시터(FC11)의 분극 상태는 도 4에서 나타낸 히스테리시스 특성의 루프(1)를 따라 점 S로 바뀌고, 잔류 분극 전하 Pr0에 따라서 도 4에서 나타낸 전하 q0는 도 2에서 나타낸 비트 라인(BL1)으로 흐르고, 비트 라인(BL1)의 전위는 도 6에서 나타낸 전위 A가 된다. 여기서, 도 4에서 보여지듯이, 비트 라인(BL1)의 용량에 따라서 기울기(inclination)를 가지는 직선(m0)과 히스테리시스 특성의 루프(1)의 교차점은 전위 A가 된다.
출력 데이터 생성기(16)는 입력으로서 비트 라인(BL1)의 전위 A를 데이터 라인(DL)을 경유해 받고, 도 7에서 나타낸 비교기(51, 52, 및 53)에서 비교를 실행한다. 그 다음에, 1, 1, 및 1 는 비교기(51, 52, 및 53)로부터 판정기(54)로 각각 출력되어, 판정기(54)에서 기억된 데이터가 (1, 1)로 판정된다.
게다가, 도 2와 도 3에서 나타낸 메모리 셀(M11)에 (1, 0)이 기억되고 이것이 읽어지는 경우, 위에서 언급한 것과 유사한 동작을 마친 후, 메모리 셀(M11)의 강유전체 캐패시터(FC11)의 분극 상태는 도 4에서 나타낸 히스테리시스 특성의 루프(2)를 따라 점 S로 바뀌고, 잔류 분극 전하 Pr1에 따라서 도 4에서 나타낸 전하 q1은 도 2에서 나타낸 비트 라인(BL1)으로 흐르고, 비트 라인(BL1)의 전위는 도 6에서 나타낸 전위 B가 된다. 여기서, 도 4에서 보여지듯이, 비트 라인(BL1)의 용량에 따라서 기울기(inclination)를 가지는 직선(m1)과 히스테리시스 특성의 루프(2)의 교차점은 전위 B가 된다.
출력 데이터 생성기(16)는 입력으로서 비트 라인(BL1)의 전위 B를 데이터 라인(DL)을 경유해 받고, 도 7에서 나타낸 비교기(51, 52, 및 53)에서 비교를 실행한다. 그 다음에, 0, 1, 및 1 는 비교기(51, 52, 및 53)로부터 판정기(54)로 각각 출력되어, 판정기(54)에서 기억된 데이터가 (1, 0)으로 판정된다.
게다가, 도 2와 도 3에서 나타낸 메모리 셀(M11)에 (0, 1)이 기억되고 이것이 읽어지는 경우, 위에서 언급한 것과 유사한 동작을 마친 후, 메모리 셀(M11)의 강유전체 캐패시터(FC11)의 분극 상태는 도 4에서 나타낸 히스테리시스 특성의 루프(3)를 따라 점 S로 바뀌고, 잔류 분극 전하 Pr2에 따라서 도 4에서 나타낸 전하 q2는 도 2에서 나타낸 비트 라인(BL1)으로 흐르고, 비트 라인(BL1)의 전위는 도 6에서 나타낸 전위 C가 된다. 여기서, 도 4에서 보여지듯이, 비트 라인(BL1)의 용량에 따라서 기울기(inclination)를 가지는 직선(m2)과 히스테리시스 특성의 루프(3)의 교차점은 전위 C가 된다.
출력 데이터 생성기(16)는 입력으로서 비트 라인(BL1)의 전위 C를 데이터 라인(DL)을 경유해 받고, 도 7에서 나타낸 비교기(51, 52, 및 53)에서 비교를 실행한다. 그 다음에, 0, 0, 및 1 은 비교기(51, 52, 및 53)로부터 판정기(54)로 각각 출력되어, 판정기(54)에서 기억된 데이터가 (0, 1)로 판정된다.
게다가, 도 2와 도 3에서 나타낸 메모리 셀(M11)에 (0, 0)이 기억되고 이것이 읽어지는 경우, 위에서 언급한 것과 유사한 동작을 마친 후, 메모리 셀(M11)의 강유전체 캐패시터(FC11)의 분극 상태는 도 4에서 나타낸 히스테리시스 특성의 루프(1)를 따라 점 S로 바뀌고, 잔류 분극 전하 Pr3에 따라서 도 4에서 나타낸 전하 q3는 도 2에서 나타낸 비트 라인(BL1)으로 흐르고, 비트 라인(BL1)의 전위는 도 6에서 나타낸 전위 D가 된다. 여기서, 도 4에서 보여지듯이, 비트 라인(BL1)의 용량에 따라서 기울기(inclination)를 가지는 직선(m3)과 히스테리시스 특성의 루프(1)의 교차점은 전위 D가 된다.
출력 데이터 생성기(16)는 입력으로서 비트 라인(BL1)의 전위 D를 데이터 라인(DL)을 경유해 받고, 도 7에서 나타낸 비교기(51, 52, 및 53)에서 비교를 실행한다. 그 다음에, 0, 0, 및 0 은 비교기(51, 52, 및 53)로부터 판정기(54)로 각각 출력되어, 판정기(54)에서 기억된 데이터가 (0, 0)으로 판정된다.
위에서 언급되었듯이, 강유전체 비휘발성 메모리(11)에서, 메모리 셀의 강유전체 캐패시터(FC)안에 저장된 4-치 데이터(2 비트 데이터)는 적절하게 읽어질 수 있다.
위에서 설명되었듯이, 강유전체 비휘발성 메모리(11)에 따라서, 4-치 데이터는 메모리 셀(M11에서 Mmn) 각각에 기억될 수 있다. 이 이유로, 한 메모리 셀에 2개의 데이터를 기억하는 경우에 비해서 동일한 칩 사이즈로 두배의 기억 용량을 얻을 수 있다.
강유전체 비휘발성 메모리(11)가 동기 형(synchronous type)이나 비동기 형(asynchronous type) 어느 것이든지 가능하다는 것에 주목하자.
본 발명은 위 실시예에 한정되는 것이 아니다.
예를 들어, 위 실시예에서, 메모리 셀(M11에서 Mmn) 각각에서 4-치 데이터를 기억하는 경우가 예로써 보여졌으나, 한 메모리 셀 안에서 2n(n은 3 이상의 정수) 종류의 전위를 비트 라인에 공급함으로써 2n 종류의 잔류 분극 상태를 발생시키고 2n-레벨 데이터(n 비트 데이터)를 기억하는 것이 가능하다.
게다가, 위 실시예에서, 도 5에서 보여지듯이, 전위 발생기(18)는 전위 제어기(45)로부터 출력 지시에 따라서 선정된 전위를 출력하기 위한 4개의 전위 발생기가 제공되나, 단일 전위 발생기의 사용으로 입력 데이터에 따라서 4 종류의 전위를 출력하는 구조가 채택될 수 있다.
게다가, 위 실시예에서, 각각의 메모리 셀의 구조로서, 1Tr+1Cap 방법이 예시되었으나, 2Tr+2Cap 방법이 채택될 수 도 있다.
위에서 설명되었듯이, 본 발명의 강유전체 메모리 장치에 따라서, 용량의 증가가 사이즈의 증가 없이 얻어질 수 있다.

Claims (11)

  1. 강유전체 기억 장치에 있어서,
    워드 라인들;
    비트 라인들;
    강유전체 캐패시터들;
    상기 비트 라인들과 상기 강유전체 캐패시터들의 전극들 중 한 전극을 선택적으로 연결된 상태와 분리된 상태로 스위칭 하는 트랜지스터들; 및
    데이터를 쓸 때 입력 데이터에 따라 상기 비트 라인들에 2n(n은 2 이상의 정수)개의 다른 종류의 전위들을 공급하기 위한 전위 발생 수단
    을 포함하는 강유전체 기억 장치.
  2. 제1항에 있어서, 기억된 데이터를 판정하기 위해서 상기 비트 라인들에서 생성된 전위들과 (2n-1)개의 다른 종류의 기준 전위들을 비교하는 판정 수단을 더 포함하는 강유전체 기억 장치.
  3. 제1항에 있어서,
    상기 비트 라인들에 대응하게 제공되어 상기 비트 라인들을 상기 전위 발생 수단과 상기 판정 수단 중 적어도 하나에 연결하는 복수의 스위칭 수단; 및
    억세스되는 셀의 칼럼 어드레스에 따라 선택된 스위칭 수단으로의 연결을 지시하는 칼럼 어드레스 디코더
    를 더 포함하는 강유전체 기억 장치.
  4. 제3항에 있어서, 억세스되는 셀의 로우 어드레스에 따라 선택된 비트 라인에 선정된 전위를 공급하는 로우 어드레스 디코더를 더 포함하는 강유전체 기억 장치.
  5. 제1항에 있어서, 상기 강유전체 캐패시터들이 행렬을 형성하기 위해서 상기 워드 라인들과 비트 라인들의 교차점 가까이에 배열되는 강유전체 기억 장치.
  6. 제1항에 있어서, 상기 강유전체 캐패시터가 ((Pb,La)(Zr,Ti)O3) 또는 (Pb(Zr,Ti)O3)를 포함하는 강유전체 기억 장치.
  7. 제1항에 있어서, 상기 강유전체 캐패시터가 Bi2SrTa2O9를 포함하는 강유전체 기억 장치.
  8. 강유전체 기억 장치에 있어서,
    워드 라인들;
    비트 라인들;
    강유전체 캐패시터들;
    상기 비트 라인들과 상기 강유전체 캐패시터들의 전극들 중 한 전극을 선택적으로 연결된 상태 및 분리된 상태로 스위칭 하는 트랜지스터들; 및
    데이터를 쓸 때 입력 데이터에 따라 상기 비트 라인들에 2n(n은 2 이상의 정수)개의 다른 종류의 전위들을 공급하기 위한 전위 발생 수단; 및
    기억된 데이터를 판정하기 위해서 상기 비트 라인들에서 발생된 전위들과 (2n-1)개의 다른 종류의 기준 전위들을 비교하는 판정 수단
    을 포함하는 강유전체 기억 장치.
  9. 제8항에 있어서,
    상기 비트 라인들에 대응하게 제공되어 상기 비트 라인들을 상기 전위 발생 수단과 상기 판정 수단 중 적어도 하나에 연결하는 복수의 스위칭 수단; 및
    억세스되는 셀의 칼럼 어드레스에 따라 선택된 스위칭 수단으로의 연결을 지시하는 칼럼 어드레스 디코더
    를 더 포함하는 강유전체 기억 장치.
  10. 제9항에 있어서, 상기 강유전체 캐패시터가 ((Pb,La)(Zr,Ti)O3) 또는 (Pb(Zr,Ti)O3)를 포함하는 강유전체 기억 장치.
  11. 제9항에 있어서, 상기 강유전체 캐패시터가 Bi2SrTa2O9를 포함하는 강유전체 기억 장치.
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