JPS5826117B2 - ライン・アドレス可能な直列−並列−直列記憶アレイ - Google Patents

Description

【発明の詳細な説明】 本発明はデータを直列ビット・ストリームとして入れ直
１列ビット・ストリームとして取出すような電子的デー
タ記憶アレイに関し、更に具体的には、直列−並列−直
列方式の記憶装置としてもライン・アドレス可能な方式
の記憶装置としても動作可能であり、従ってデータを複
数のモードで直列ビット・ストリームとして書込んだり
読取ったりすることができる記憶アレイに関する。

本発明の目的は直列−並列−直列方式のデータ記憶装置
の特徴とライン・アドレス可能な方式のデータ記憶装置
の特徴を兼ね備えた改良された電子的データ記憶装置を
提供することである。

他の目的は電荷結合装置（ＣＣＤ）でつくられた改良さ
れた電子的データ記憶装置を提供することである。

他の目的は直列データを複数のモードで読取ることがで
きる改良された電子的データ記憶装置を提供することで
ある。

ＣＣＤはデータ記憶装置として知られているが。

ＣＣＤは主としてシフト・レジスタ型の記憶装置で用い
られ、そしてデータをシフト・レジスタの一端から直列
ビット・ストリームとして入れシフト・レジスタの出力
端から直列ビット・ストリームとして読取るように用い
られる。

ＣＣＤを用いた記憶装置の１つの重要な方式は直列−並
列−直列（ＳＰＳ）構成のＣＣＤシフト・レジスタを用
いたものである。

このようなＣＣＤ記憶装置は入力直列レジスタ、並列レ
ジスタ部分及び出力直列レジスタを含み、データは入力
直列レジスタに１度に１ビツトずつ直列に入れられる。

入力直列レジスタのデータは並列レジスタ部分に並列に
転送される。

このデータは並列レジスタ部分の１行のデータに相当す
る。

並列レジスタ部分は典型的には複数行を含み、並列レジ
スタ部分のデータは行単位に転送される。

実際には、個々のビットは通常列と呼ばれる夫々のチャ
ネルに沿って伝搬する。

これらの列は行と直交する。データは並列レジスタ部分
の最後の行から出力直列レジスタへ転送され、出力直列
レジスタから１ビツトずつ直列に読取られる。

出力は次に利用装置に送られるか、あるいはデータを維
持するように入力直列レジスタの入力へ循環される。

上述したようなＳＰＳ方式のＣＣＤ記憶装置はその固有
の欠点と共に、いくつかの利点を有する。

利点は、記憶密度が高いこと、記憶ビット当りのコスト
が低いこと、電力消費が少ないことなどである。

主な欠点は、データ・ビットの書込み順序でしかデータ
・ビットを読取ることができないため待ち時間が長いこ
とである。

従って、入力直列レジスタに書込まれたばかりのデータ
を利用装置が要求しても、記憶装置がほぼ１サイクルし
なければ、希望する情報が出力直列レジスタに得られな
いことになる。

データのアクセスにランダム性を与えるためライン・ア
ドレス可能な（ＬＡ）方式の記憶アレイが開発された。

ＬＡ方式のアレイの場合、データはＳＰＳ構成における
並列レジスタ部分の列に対応する形で設けられたシフト
・レジスタ・ラインに挿入されそこから読取られる。

１つの可能性のある実施方法は１つ置きの列がデータを
反対方向に伝搬するように構成し、そして各列対で連続
的なループを形成するものである。

ＬＡ方式のアレイは並列に動作するこのようなループを
多数含む。

その名前が暗示するとおり、ＬＡ方式のアレイは任意の
選択された列即ちループからデータを読取れるという融
通性を有する。

従って利用装置は所望のデータに直らにアクセスできる
（待ち時間ゼロ）。

しかしその反面、このような動作速度の改善はビット密
度及び電力消費を犠牲にして成り立つものであり、結果
的にビット当りのコストが高い。

従って明らかなように、ＳＰＳ方式の記憶構成及びＬＡ
方式の記憶構成はいずれも最適な条件を満たすには十分
でない。

本発明は以後説明するように、ＳＰＳ方式の利点を保持
しつつＬＡ方式の動作速度の利点をも達成しようとする
ものである。

次に図面を参照して詳細に説明する。

第１図は入力直列レジスタ１０、中央の並列レジスタ部
分１２及び出力直列レジスタ１４を含むＳＰＳ方式の記
憶構成の概略図である。

このような構成はしばしば直列−並列遷移領域１６及び
並列−直列遷移領域１８を含む。

このようなＳＰＳ構成のためのゲート装置、タイミング
装置及び電荷供給装置は周知であり、ブロック２０によ
り一般的に表わされている。

電荷検出装置及び増巾装置も周知であり、これらは感知
増巾器ブロック２２として一般的に示されている。

制御入力端子の信号は直列レジスタ１０の最初のビット
位置にデータ入力端子の新しいデータが入力されるべき
であるか又は感知増巾器２２からの循環データが入力さ
れるべきであるかを決める。

必要なら、循環モードの場合でも、データ出力端子にお
いて同時にデータを利用できる。

本発明の記憶アレイは標準のＳＰＳアレイとして完全に
動作できる。

通常のように、データ・ビットは入力直列レジスタ１０
に左から右へ直列に入れられる。

所望数のビットがレジスタ１０に入れられたら、これら
のビットは直列−並列遷移領域１６を介して並列に並列
部分１２に転送される。

次にレジスタ１０には新たなデータが入れられ、このデ
ータは次いで直列−並列遷移領域１６を介して並列部分
１２の最初の行に移される。

前に並列部分１２の最初の行に入れられたデータは２番
目の行に転送される。

このようにして並列部分１２はレジスタ１０から行単位
で供給されるデータで満たされる。

最初に入れられたデータが並列部分１２の最後の行に到
達すると、このデータ行は並列−直列遷移領域１８を介
して出力直列レジスタ１４に並列に転送される。

そしてデータはレジスタ１４から１度に１ビツトずつ感
知増巾器２２に出力され、更に感知増巾器２２からデー
タ出力端子及び装置ブロック２００Å力の両方に供給さ
れる。

循環モードでは、データ出力端子のデータは通常利用さ
れず、感知増巾器２２からのデータ・ビットは装置２０
を介して再び入力直列レジスタ１０に入れられる。

データ・ビット・ストリームのこのような連続する循環
により、ＣＣＤの記憶情報が維持される。

本発明は前述の如＜ｓｐｓ方式の記憶構成で普通に行な
われるようにデータを循環させるが、更に、第１図に斜
線で例示したような形でデータ・レコードを挿入し取出
そうとするものである。

説明のため、第１図ではピット位置は夫々特定の記号で
表示されている。

並列部分はＮ−１個の行を含み、最初の行はＺのビット
を記憶し、Ｎ１番目の行はＢのビットを記憶するように
示されている。

Ａのビットは出力直列レジスタ１４に記憶されるから、
記憶されるビットの総数は（Ｍ＋１）×Ｎになる。

Ｍ＋１はデータ行のビット数である。

各列はデータ・ビットＡ−Ｚよりなる所望のレコードを
記憶する。

斜線で示した一連のセルはデータ・レコードの挿入又は
取出しが行なわれる直列路を例示している。

斜線で示された部分のレコード２即ちＡ２、Ｂ２・・・
・・・Ｚ２などのデータ・レコードは静止位置にあるも
のとして示されているが、夫々のデータ・レコードは普
通のライン・アドレス可能な構成ニおけるライン・アド
レス可能な列に類似している。

この例では入力レジスタ１０はエンプティ（空の）ビッ
ト力で満たされている点に注目されたい。

本発明によれば斜線で示したビットを次の順序で読取る
ことができる。

即ち、ｌ）’、ＡＬ Ａ２、Ｂ２−・・−・・Ｚ２、及
び入力レジスタ１０の斜線部のガビット。

これらのビットがデータ出力端子に読取られるとき論理
回路２０を介して循環するように制御されるならば、動
作の終了時は第１図に示されているビット配列が再び得
られる。

その後、Ａ３〜Ｚ３のような別なレコードをアドレスし
たりあるいは普通のＳＰＳ動作を用いたリフレッシュ動
作を再開することができる。

勿論、任意所望のラインがアドレスされているときは、
並列チャネルの他のすべてのビットは非活動状態即ち非
伝搬状態にある。

入力と出力の直列レジスタの斜線部には全部で（Ｍ＋１
）個の余分のビットがあり、これらのビットは所望のレ
コードと共に移動するが、システムの論理回路によって
無視される。

次に第２Ａ図〜第２Ｆ図を参照して更に詳細に説明する
。

第１図のものと対応する構成素子は同じ器間番号で示さ
れている。

図を簡略化するため、遷移領域１６．１８は省略されて
いる。

同じ理由で、ビットの表示も変更されている。

先ず第２Ａ図において、ビットＡ、 Ｂ、 Ｃ，Ｄ・・
・・・・Ｚよりなるアレイ・レコード番号２のレコード
が、アドレスされるラインであるものとする。

これは右から３番目のアレイ・レコードであるから、利
用装置においてカウンタを利用することにより、最初の
２つのアレイ・レコードに含まれる最初のビットＷＥ′
、Ｗｌがアドレスされたラインのものでないということ
を見分けることができる。

従って第２Ｂ図に示されるようにビットＷｌは最初に取
出され入力直列レジスタ１０の最初のピット位置に書込
まれる。

第２Ｃ図はすべてのビットが更に１位置だけシフトされ
てピッ）Ｗｌが入力レジスタの最初のピット位置に挿入
された状態を示している。

第２Ｄ図において、アドレスされたラインの読取りが開
始し、ビットＡが読取られる。

同じデータが循環されないような場合を例示するため、
新たなビットにが入力端子に与えられ入力レジスタ１０
の最初のビット位置に置かれるものとして示されている
。

すべてのビットが前述のように、対応してシフトされる
。

以後、所望のレコードをシフトして取出しつつ新たなビ
ットを挿入する動作が続けられると、第２Ｅ図の状態に
なる。

第２Ｅ図では、最後のビットｚがデータ出力端子に与え
られ、新たなビットＺ′が入力レジスタ１０の最初の位
置に挿入されている。

所望のレコード２の読取りはこの時点で完了するが、デ
ータ・ビットを元のビット配列状態に戻すためには更に
数サイクル必要である。

元の位置に戻した状態は第２Ｆ図に示されており、出力
レジスタのピッ）ＷＱ、ＷＬ及び入力レジスタのｙピッ
トは元の状態に戻り、元のレコード２のピッ）Ａ、 Ｂ
、 Ｃ，Ｄ・・・・・・Ｚは新たに挿入されたビットＡ
Ｉ、Ｂ′、Ｃ’、 Ｄ’・・・・・・２／で置換されて
いる。

このようにｓｐｓ方式の記憶プレイは所望のアレイ・レ
コードをランダムにアドレスできるライン・アドレス可
能なモードで動作できる。

この構成によれば待ち時間を減少できる利点が得られる
ことが明らかである。

普通のＳＰＳモードの動作では、第１図の並列部分の一
番上のレコードＺの取出シが望まれる場合は、アレイ全
体がアクセスされるまで待機する必要がある。

しかし本発明のＬＡ−８ＰＳモードの動作によれば、最
悪の場合の待ち時間でもわずかＭビットのシフト時間に
すぎない。

第１図に例示した場合では、待ち時間はビットＡ、０′
及びＡ１の２ビツトのシフト時間だけである。

勿論、データを元の状態に戻して動作を完了させるには
更にシフトする必要があるが、このシフト量はわずかで
ある。

第３図は本発明の記憶アレイで使用されるＣＣＤレジス
タの構造の一例を例示している。

Ｐ型基板３０はＰ生型のイオン注入不純物領域３１゜３
２．３３，３４，３５，３６，３７を有し、セル１、セ
ル２、セル３を含むように示されている。

各セルは、ＤＣ制御線に接続されたゲート電極、クロッ
ク相Ｉ Ｐ１線に接続されたゲート電極、及びクロッ
ク相２ Ｐ２線に接続されたゲート電極を有する。

３つの異なる電極へ３つの異なる電位レベルを印加すれ
ば、各セルに３つの異なるエネルギ・レベルがつくられ
ることはよく知られている。

しかし、ゲートの下側の一部領域にイオン注入領域を付
加すれば、そのゲートの下側に２つのエネルギ・レベル
をつくることができる。

従って、相１のゲートの下側の一部領域にイオン注入領
域３１が設けられているため、このゲートの下側に２つ
の別なエネルギ・レベルをつくることができる。

同様に相２の電極の下側の一部領域にはイオン注入領域
３２が設けられているため、このゲートの下側にも２つ
の別なエネルギ・レベルをつくることができる。

ＤＣ制御線に接続された電極の領域にはイオン注入領域
がないため、この領域には１つのエネルギ・レベルだけ
がつくられる。

結局、３つの電極によって各セルに全部で５つのエネル
ギ・レベルを与えることができる。

第３Ｅ図は夫々の線に印加される電位レベルを示し、第
３Ａ図〜第３Ｄ図は夫々の時点における電位井戸及びセ
ルを通る電荷の伝搬を例示している。

第３Ａ図〜第３Ｅ図はアレイを介して電荷が伝搬する状
態を例示しており、これはＳＰＳモードの動作期間に各
ラインで生じる伝搬動作に対応し、またライン・アドレ
ス可能なモードの動作では、アドレスされたラインの伝
搬動作に対応する。

最初、時間ｔＯＯではＤＣ制御線は低レベルにあり、相
１線は低レベルにあり、相２線は高レベルにある。

このときは第３Ａ図の電位井戸状態がつくられる。

この例では、セル１及びその直前のセルに２進１が記憶
され、セル２及びセル３にファツト（ｆａｔ ） Ｏが
記憶されている。

時間ｔｏではＤＣ制御線は高レベルになっており、相１
及び相２の線は変化しない。

これにより電位井戸は第３Ｂ図に示されるように変えら
れる。

時間ｔ１で相１線は高レベル、相２線は低レベルに変わ
っており、ＤＣ制御線は高レベルのままである。

このとき電位井戸は第３Ｃ図に示される状態に変わり、
これにより、電荷は第３Ｃ図に矢印で示される方向に転
送される。

時間ｔ２のとき、ＤＣ制御線は高レベルのままであるが
、相１線は低レベル、相２線は高レベルに変わっている
。

このときは第３Ｄ図の電位井戸がつくられる。

これによって電荷の転送が完了し、セル１は直前のセル
に前に含まれていた２進１を含み、セル２はセル１に前
に含まれていた２進１を含み、セル３は前にセル２に含
まれていたファツトＯを含むようになる。

第４図は第３図と同じ構造を示している。

従って対応する素子は同じ参照番号で示されている。

第４Ａ図〜第４Ｅ図はライン・アドレス可能なモードの
動作期間に非伝搬状態にあるラインの状態を示している
。

第４Ｅ図の制御線の初期状態は第３Ｅ図の時間１００に
おける初期状態と同じである。

また第４Ａ図では第３Ａ図と同じ２進データが記憶され
ている。

従って第４Ａ図と第３Ａ図は全く同じである。

時間ｔｏでは制御線は実線で示されるように低レベルで
あり、従って時間ｔＯＯの状態と例も変わっていない。

従って第４Ｂ図は第４Ａ図と同じである。

時間ｔ１ではＤＣ制御線は低レベルにあり、相１線は高
レベル、相２線は低レベルにある。

従って第４Ｃ図のような電位井戸が得られる。

情報を表わす電荷を含む井戸は高いレベルに持上げられ
ており、井戸Ｘの高さを越えた２進１の電荷は直前の電
位井戸にあふれる。

時間ｔ２では相１線が低レベル、相２線が高レベルにな
り、第４Ｄ図の電位井戸がつくられる。

これは第４Ｂ図と同じである。

この技術によれば、電位井戸の状態が第４Ｃ図と第４Ｄ
図との間で前後するように制御でき、従ってすべての選
択されないラインでは情報を”静止状態″′に維持する
ことができる。

この状態はＤＣ制御線が低レベルに保たれているすべて
のラインで生じる。

従ってＤＣ制御線は禁止機能を行ない、このように用い
られたときは禁止線と呼ぶこともできる。

後述するようにアドレス・セレクタが設けられ、そして
選択されたラインの禁示線のみを高レベルにし他のすべ
てのラインで低レベルに保つように制御するために用い
られる。

第５図はＳＰＳモード並びにＬＡモードの動作を行なう
のに適した記憶アレイの構成を示している。

直列レジスタにおける転送、並列レジスタにおける転送
、直列−並列／並列−直列転送、電荷供給あるいは検出
などの動作は周知であるので細かい説明は省略する。

第５図の構成の１つの特徴はライン・アドレス可能なＳ
ＰＳ記憶アレイに、ＤＣ制御されるＣＣＤを用いている
ことである。

このようなりＣ制御されるＣＣＤは各並列チャネル毎に
１つのＤＣ制御線を必要とするが、すべての並列チャネ
ルに対して共通のクロック線を用いることができ、ＳＰ
Ｓ方式のアレイの利点を有する。

共通りロック線を使用できれば高密度なアレイを設計す
ることが可能になるため、共通りロック線の使用は非常
に重要な要素である。

入力直列レジスタ１０は電荷供給部りに入力を受取り、
また相１及び相２の電極に対する接続を有する。

通常の２相の入力直列レジスタの構成に加えて、第５図
では、チャネル・セレクタ３０に接続された禁止線３２
が設げられている。

これらの禁止線は上述したＤＣ制御線であり、ライン・
アドレス可能なモードの動作の際に選択的に付勢される
。

ＳＰＳモードの動作期間には入力直列レジスタのすべて
のデータ・ビットが転送され、ライン・アドレス可能な
モードの動作期間にはどのラインがアドレスされている
かに応じて選択的転送が生じる。

入力直列レジスタ１０のセルは第３図及び第４図に関し
て述べたように構成されている。

並列部分１２の夫々のセル列も第３図及び第４図に関し
て述べたように構成されている。

相１及び相２の並列チャネル・クロック線Ｐ１及びＰ２
も示されている。

直列部分及び並列部分の相１線及び相２線の時間関係は
希望に応じて選ばれるが、直列−並列転送が行なわれる
特定の態様に依存する。

並列チャネル禁止線３４は各セル列の長さに沿って走っ
ている。

これらの並列チャネル禁止線は前述したＤＣ制御線に対
応する。

並列部分の各列にこの制御線を設けることにより、任意
の選択された列を付勢し且つ他のすべての列を禁止して
、ライン・アドレス可能なモードの動作を行なうことが
できる。

これらの並列チャネル制御線はチャネル・アドレス入力
を受取るチャネル・デコーダ／セレクタ４０によって制
御される。

チャネル・デコーダ／セレクタ４０は出力直列レジスタ
１４の禁止線４２をも制御する。

従って並列部分１２の最後の行から（ｓｐｓ動作におい
て並列に又はライン・アドレス可能な動作において１度
に１ビツトずつ）ビットが転送された後、これらのビッ
トは相１及び相２のクロック・パルスによって出力直列
レジスタ１４から直列にシフトして出され、検出器を介
して出力端子へ転送される。

第６図は第５図の実線で囲まれた領域６の実際のレイア
ウトの拡大表示図である。

第６図には２つの並列な列が示されている。

第６Ａ図は第６図の線６Ａ−６Ａにおける断面図である
。

基板６０は典型的にはＰ型不純物でドープされたもので
ある。

勿論、Ｎ型基板でＣＣＤをつくることもできる。

知られているリソグラフィツク技法により、イオン注入
領域（第６図では図示せず）、種々のポリシリコン電極
及び金属電極が形成される。

相１クロック線Ｐ１はポリン１】コン電極６２．６４で
形成される。

下側に形成される電極６２はポリ１、電極６２に部分的
に被さる電極６４はポリ２と呼ばれる。

この表示は二酸化シリコン絶縁層を間に挾んでポリシリ
コン電極を形成する順序に従ッテイる。

相２クロック線Ｐ２はポリシリコン電極６２′及び６４
′によって形成される。

電極６２’はポリ１、電極６４’はポリ２である。

上部には、通常金属でつくられる禁止線６６．６６’が
設けられ、禁止線６６は一方の列に対するものであり、
禁止線６６’は他方の列に対するものである。

夫々の列は酸化物分離領域６７．６７’、６７’によっ
て、隣接する列から分離されている。

並列アレイの列を分離する技術として、前記の酸化物分
離法などいくつかの技術が知られているが、本発明によ
る構造はライン・アドレスの特徴が追加されていること
を除けばすべての点でＳＰＳ記憶アレイと適合するため
、本発明では従来知られているすべての列分離技術を利
用しうる。

第６図の構造をよりよく理解するため、第６図の線６Ａ
−６Ａに沿って得られる断面図を示している第６Ａ図を
参照する。

第６Ａ図は第３図及び第４図に示されているセル構造を
もつと具体的に示したものと言うことができる。

基板６０には種種の電極６２，６２’、６２“、 ６４
、６４’、 ６４〃。

６４”’ 、６６が形成され、また種々のイオン注入領
域６８．６８’、６８″が形成されている。

Ｐ型基板の場合、イオン注入領域はＰ生型である。

禁止電極６６は金属でよいが、ポリシリコンの３層構造
も知られているので、ポリシリコンで電極６６をつくる
ことも可能である。

種々の電極及び基板は例えば二酸化シリコンによって互
いに適当に絶縁される。

第６Ａ図には１つのセルが示され、このセルに対する相
１の電極Ｐ１は電極６２（ポリ１）及び電極６４（ポリ
２）によって構成され、電極６４の下側にイオン注入領
域６８が形成されている。

相Ｉ Ｐｌの端子は電極６２及び６４に接接される。

相２の電極は電極６２′（ポリ１）及び電極６４′（ポ
リ２）によって構成され、相２の端子Ｐ２は電極６２’
、６４’に接続される。

電極６４′の下側にはイオン注入領域６８′が形成され
ている。

ＤＣ制御電極即ち禁止電極６６は上部に設けられている
。

薄い酸化物層６９の厚さは一様である必要はなく、例え
ばポリシリコン電極６２．６４の下の厚さｔｌは５００
Ａ程度、制御（禁止）電極の下の厚さｔ２は１ｏｏｏＡ
程度にすることができる。

第１図は第５図の実線で囲まれた領域７の実際のレイア
ウトの拡大表示図である。

第７図で基板は７０によって示されている。

第７図は並列チャネルの一部、遷移領域の一部及び出力
直列チャネルの一部を含む。

これらの位置関係及び構造は第７図の線７Ａゝ−７Ａ及
び線７Ｂ−７Ｂに沿って得られる断面図である第７Ａ図
及び第７Ｂ図を参照すればもつと良く理解されよう。

並列チャネル部分の相２クロック線Ｐ２は電極８２．８
４によって形成され、電極８２はポリ１、電極８４はポ
リ２である。

遷移領域には、電極８２’ 、 ８４’によって相１ク
ロック線が形成され、電極８２′はポリ１、電極８４′
はポリ２である。

出力直列チャネルのための相２クロック線Ｐ２は電極７
２，７４によって形成され、電極７２はポリ１、電極７
４はポリ２である。

並列チャネル制御電極７６は並列チャネルから直列チャ
ネルを越えて延びているが、厚い酸化物によって基板か
ら分離されているため直列チャネルに影響を、与えない
。

直列チャネル領域には直列制御電極７７が設けられてお
り、並列チャネル制御電極と同様に禁止機能を行なう。

第７Ａ図は第７図の線７Ａ−７Ａにおける断面図であり
、出力直列レジスタの一部を示している。

Ｐ型基板７０にはＰ十型イオン注入領域７１゜７１′、
γ１“、７１′ｌｌが形成され、またポリ１電極７２、
ポリ２電極７４は例えば二酸化シリコンによって適当に
絶縁されている。

並列チャネル制御電極７６は厚い酸化物だけでなく夫々
のポリシリコン電極によって基板から分離されているか
ら、電荷の伝搬に影響を与えない。

しかし直列制御電極７７は薄い酸化物で基板から分離さ
れているだけである。

金属でつくられる制御電極を基板から分離している薄い
酸化物は１００ＯＡ程度の厚さであり、ポリシリコン電
極を基板から分離している薄い酸化物は５００久程度で
ある。

ポリ１電極７２及びポリ２電極７４は相２クロック端子
に接続される。

ポリ１電極８２′及びポリ２電極８４／は相１クロック
端子に接続される。

第７Ａ図では電荷伝搬は右から左へ生じる。

第７Ｂ図は第７図の線７Ｂ−７Ｂにおける断面図であり
、並列チャネル部分では相２クロック電極はポリ１電極
８２及びイオン注入領域８８上のポリ２電極８４によっ
て形成される。

相１クロック電極は部分的に示されているポリ１電極８
２及びもう１つのポリ２電極（図示されていない）によ
って形成される。

制御電極７６は並列チャネル部分のセルに対する禁示線
を形成する。

遷移領域では相１クロック電極はポリ１電極８２′及び
イオン注入領域８８′上のポリ２電極８４’によって形
成される。

直列チャネル部分の右側には典型的な酸化物分離領域９
０が示されている。

上述した例では、２相のクロック制御が用いられている
。

普通のＳＰＳアレイの場合のように各記憶列に対して共
通のクロック線が用いられる。

これにより、ＳＰＳアレイの高密度の特徴が維持される
。

各チャネルにＤＣ制御線（禁示線）を付加するだけでラ
イン・アドレス可能なモードの動作を得ることができる
。

ＤＣ制御線のために第３レベルの導体を用いることは現
在のＳＰＳアレイにとって大きな負担ではない。

標準的なダブル・ポリシリコン自己整合ゲー）ＣＣＤ製
造プロセスでは通常金属レベルを設けることが行なわれ
るから、ＤＣ制御線に金属を用いるのが最も好適である
。

ＤＣ制御線によって与えられるエネルギ・レベルの変化
はポリシリコン線によるレベル変化の約半分の大きさで
あるから、ＤＣ制御線を金属でつくりＤＣ制御線の下の
酸化物をポリシリコン線の下の酸化物よりも厚くすれば
、同じＤＣ電圧でＤＣ制御線の下に小さなレベル変化を
与えることができる。

例示したような電位障壁を与えるために相１、相２の電
極及びＤＣ制御電極に必要な相対的な電圧レベルは当業
者には明らかであろう。

例えば相１及び相２のクロック信号の低レベルはイオン
注入領域の障壁がＤＣ制御電極の部分の障壁を越えない
ように大きな電圧にされる必要がある。

また、薄い酸化物と厚い酸化物のオフセット・ゲート構
成のような、イオン注入法以外の技法によっても２相Ｃ
ＣＤに方向性を与えることができることも理解されよう
。

第８図は本発明の記憶アレイで使用しうるＣＣＤシフト
・レジスタの構造のもう１つの例を示している。

第３図、第４図及び第５図に関連して前述したＣＣＤシ
フト・レジスタ構成の場合は２相のクロック制御が用い
られ、また３レベルの電極構造が用いられたが、３相の
クロック制御を用いることによって２レベル電極構造ノ
Ｌ Ａ −８ＰＳ記憶アレイを形成することもできる。

第８図はこのような３相のＣＣＤシフト・レジスタの構
成を示している。

第８図において、基板３０は典型的にはＰ型であり、３
つのセルが例示されている。

各セルは相Ｉ Ｐｌ線、相２ Ｐ２線、相３ Ｐ
３線及び制御ゲート線と組合されている。

３相のＣＣＤシフト・レジスタは３相のクロック・パル
ス・シーケンスで方向性を得ることができるから、前述
の実施例のようにイオン注入領域を設ける必要はない。

相１と相３の線は第１のレベルの導体（前述のポリ１に
対応する）を与え、相１と相３の線の縁部に部分的に重
なるように示されている相２線及び制御線は第２レベル
の導体（前述のポリ２に対応する）を与える。

これらの線は酸化物によって普通に基板３０の表面から
分離され、またこれらの線も互いに酸化物によって分離
される。

次に第８Ａ図〜第８Ｇ図を参照して、第８図のＣＣＤシ
フト・レジスタを伝搬モードで動作させる場合の動作に
ついて説明する。

伝搬モードの動作は、ＳＰＳモードで動作している場合
の各チャネルの伝搬動作又はＬＡモード動作している場
合の選択された１つのチャネルの伝搬動作に対応する。

第８Ａ図〜第８Ｆ図は伝搬モードの動作期間のエネルギ
・レベルの状態を示しており、第８Ｇ図はこのようなエ
ネルギ・レベルをつくるのに必要な電圧波形を示してい
る。

時間１００では制御ゲート線、相１絹甲１及び相２１２
は低レベルに保たれ、相３線Ｐ３は高レベルに保たれて
いる。

電圧レベルが高いほど、結果として得られる電位井戸が
深くなり、電圧レベルが下がるほど（負に向うほど）、
障壁レベルが高くなる。

時間ｔＯＯでは制御ゲートが最も低い電位にあって、最
も高い障壁レベルを生じており、Ｐ３クロックは正電位
にあり電位井戸をつくっている。

Ｐｌ及びＰ２のクロック線は制御ゲートの低レベル電位
よりもわずかに高い電位にある。

この例では、セル１及び直前のセルが２進１を含み、セ
ル２，３はファツトＯを含んでいる。

第８Ｂ図は制御ゲート電極が時間１０で高レベルになっ
たときのエネルギ・レベルを例示している。

これにより、以前相３の電極の下側にだけ保持されてい
た電荷に対して一層巾広い電位井戸がつくられる。

ここで、ゲート制御電極が他のクロック相電極よりもい
くぶん狭巾にされていることに注目されたい。

このスペース節約の理由は、この制御ゲート電極が禁止
電極として働くだけであって、いかなるときも電荷全体
を保持する必要がないということによる。

第８Ｃ図は時間ｔ １’において、制御ゲート電極が時
間ｔ００の最初の低レベルよりもわずかに高いレベルに
下げられ、相１電極が高レベルにされ、相３電極が低レ
ベルにされているときのエネルギ・レベルを示している
。

このとき相１電極は高レベルを受取って最も深い井戸を
与えており、電荷は相１電荷の下の井戸にあふれて流れ
る。

時間ｔ１で安定化し、相１電極の下の電荷は第８Ｄ図に
示される状態に落着く。

時間ｔ２で相１電極が低レベルになり、相２電極が高レ
ベルになり、第８Ｅ図に示されるように相２電極の下に
電荷が運ばれる。

時間ｔ３で制御ゲート電極及び相３電極の両方が高レベ
ルにされ、相１と相２のクロック電極は低レベルにある
。

相２電極が低レベルになると、その下にあった電荷は第
８Ｆ図に示されるように相３電極と制御ゲート電極の下
に運ばれる。

第３Ｇ図を見ればわかるように、次に相１電極が高レベ
ルになってセル２の最初の電極の下に電位井戸をつくる
。

制御ゲート電極及び相３電極が次に低レベルに変わると
、第８Ｆ図の相３電極と制御ゲート電極の下側の電荷は
次のセル２の相１電極の下側に運ばれる。

これは第８Ｃ図の動作に対応する。

このようにして２進１及びファツトＯの情報はあるセル
から次のセルへ順次に伝搬される。

第９図は第８図と同じＣＣＤシフト・レジスタ構成を示
している。

次に、記憶プレイがライン・アドレス可能なモードで動
作しており、アドレスされたチャネルが第８Ａ図〜第８
Ｇ図に関して述べたように伝搬動作をする場合に、残り
の非伝搬モードのチャネル及び入力／出力直列レジスタ
の非伝搬モードの部分がどのように動作するかについて
説明する。

第９Ａ図〜第９Ｆ図は非伝搬モードにおけるエネルギ・
レベルを示しており、第９Ｇ図はそのための電圧波形を
例示している。

時間ｔ００で相３電極は高レベルにあり、他の電極はす
べて低レベルにある。

制御ゲート電極は最も低い電位を受取って高いエネルギ
障壁を与えており、この制御ゲート電極の低電位は動作
生変えられない。

第９Ａ図によれば各制御ゲート電極の下に高い電位障壁
がつくられていることがわかる。

相３電極の下に最も深い井戸がある。第８図の場合と同
じようにセル１と直前のセルに２進が記憶され、セル２
とセル３にファツトＯが記憶されている。

説明のためセル３０次のセルも２進１を記憶しているも
のとする。

時間ｔｏでは各電極の電位は時間ｔ００と同じであるか
ら、時間ｔ。

におけるエネルギ・レベル（第９Ｂ図）は時間１００の
場合（第９Ａ図）と同じである。

時間ｔ１′で相１電極が高レベルになってその下に電位
井戸をつくり、相３電極が低レベルに遷移すると、２進
１電荷は第９Ｃ図に示されるように、相２電極によりつ
くられる電位障壁を越えて相１電極の下の電位井戸に逆
向きに流れる。

相２電極により与えられる電位障壁は相１電極の下のフ
ァツト０の転送を防止する程度に高い。

この状態は第９Ｃ図のセル２及びセル３に示されている
。

時間ｔ１では相３クロック・パルスの遷移が終って、相
２及び相３の電極は共に同じ低レベルにあり、このとき
は第９Ｄ図のエネルギ・レベル状態が得られる。

第９Ｄ図では、すべての２進１電荷及びファツトＯ電荷
が相３電極の下から同じセル内の相１電極の下へ転送さ
れている。

続いて、相２電極が高レベルになってその下に電位井戸
をつくり、相１電極が低レベルになると、時間ｔ２では
第９Ｅ図に示されるように相１電極の下から相２電極の
下へ電荷が転送される。

このとき相１電極及び相３電極は同じ低レベル電位にあ
り、すべての電荷（２進１又はファツトＯ）を相２電極
の下に保持する。

その後屈３電極が再び高レベルになって電位井戸をつく
り、相２電極が低レベルになると、相２電極の下の電荷
が相３電極によってつくられる電位井戸に選ばれ、時間
ｔ３では第９Ｆ図に示される状態になる。

この時点で全サイクルが完了し、２進１及び２進０を含
むすべての電荷パケットが時間ｔＯＯのときと同じ状態
に戻る。

そして、所望のチャネルをアクセスしている開弁伝搬モ
ードのチャネルの電荷を“静止状態″に保つことが望ま
れる限り上述の電圧波形が繰返し供給される。

第９Ｇ図の波形かられかるように、非伝搬モードでは制
御ゲート電極は常に低レベルに保たれ、クロック・パル
スを受取らない。

また第８Ｇ図から、伝搬モードでは制御ゲートと相３の
波形が同じであることがわかる。

これは制御ゲートを相３線に接続することにより簡単に
得られる。

従って、制御ゲートのために別の相クロック・パルスを
用いる必要はない。

また相１、相２及び相３の波形は第８Ｇ図及び第９Ｇ図
において同じであり、これらの波形は選択されたチャネ
ル及び選択されないチャネルに同時に印加される。

第１０図は上述した３相のクロック制御でＳＰＳモード
及びＬＡモードの動作を行なうのに適した記憶アレイの
レイアウト構成を例示している。

直列レジスタ内の転送、並列レジスタ内の転送、直列−
並列変換、並列−直列変換、電荷の供給及び検出のよう
な動作は普通のものであり、よく知られているので、詳
細な説明は省略する。

第１０図の記憶アレイは入力直列レジスタ１０、並列レ
ジスタ１２、出力直列レジスタ１４を有し、夫々のレジ
スタには、相１、相２及び相３の電極Ｐ１．Ｐ２．Ｐ３
が設けられている。

入力は入力直列レジスタ１０の電荷供給部りに与えられ
る。

通常の３相入力直列レジスタと異なる点は、チャネル・
セレクタ４０に接続された禁止線４２・が追加されてい
ることである。

禁止線は上述の制御ゲート線であり、ライン・アドレス
可能なモードの動作期間に選択的に付勢される。

入力直列レジスタ１０のデータ・ビットはＳＰＳモード
の動作期間は連続的に転送され、ＬＡモードの動作期間
はどのレコードがアクセスされるかに従って選択的ニ転
送される。

入力直列レジスタ１０のセルは第８図及び第９図に関し
て説明したように構成される。

並列レジスタ部分の各セル列即ち各セル・ラインも第８
図及び第９図に関して上述したように構成される。

並列レジスタのための相１線及び相２線の端子は第１０
図の左側に示され、相３線の端子は第１０図の右側に示
されている。

直列レジスタ及び並列レジスタの３つの相線の時間関係
は第８Ｇ図及び第９Ｇ図において例示したように選ばれ
る。

並列レジスタの各セル列はチャネル・デコーダ及びセレ
クタ５０に接続された禁止線４６を有する。

禁止線４６は前に説明した制御ゲート線である。

並列レジスタの禁止線は例えば金属でつくられ、金属接
点４４において制御ゲート電極に接続される。

相１、相２、相３の電極及び制御ゲート電極はポリシリ
コンによってつくることができる。

前述のポリ１、ポリ２０表現を用いれば、相１電極と相
３電極はポリ１、相２電極と制御ゲート電極はポリ２で
ある。

従って、伝搬モードの動作及び非伝搬モードの動作の両
方を行なうのに２レベルの電極を設ければよい。

チャネル・デコーダ／セレクタ５０は選択された１つの
並列チャネル制御線のみを相３クロックに接続し、他の
すべての列の禁止線を低レベルに保ってこれらのチャネ
ルを禁止するようにチャネル・アドレス入力に応答して
動作する。

このようにしてＬＡモードの動作が行なわれる。

出力直列レジスタ１４には同様に、チャネル・デコーダ
／セレクタ５０によって制御される直列チャネル制御線
４８が設げられている。

ＳＰＳモードの動作の場合データは並列部分１２の最後
の行から並列に出力直列レジスタ１４に読取られ、そし
て検出器を介して出力端子に１度に１ビツトずつ読取ら
れる。

ＬＡモードの動作の場合は、所望数の直列チャネル制御
線が伝搬モードに付勢され、残りのものは非伝搬モード
に保たれる。

これは第８図及び第９図に関連して前に述べたように行
なわれ、これにより、第１図及び第２Ａ図〜第２Ｆ図に
関して述べたような選択的なＬＡモードの動作を得るこ
とができる。

以上の説明ではＳＰＳアレイをライン・アドレス可能な
ＳＰＳアレイに変更する例を示したが、８１８機能を含
むようにライン・アドレス可能なアレイを変更すること
もできる。

第１１図は従来のライン・アドレス可能なアレイを例示
しているが、この場合データは直列に入れられ種々のル
ープに記憶される。

ループの選択及び制御はデコータ及ヒクロツク制御回路
９８によって行なわれる。

このアレイでは、各ループに（入力端に）入力／リフレ
ッシュ駆動器及び電荷供給器ＤＬを設け、また各ループ
に（出力端に）感知増巾器ＳＡを設ける必要がある。

第１２図に示すように、本発明による変形の場合は、入
力直列レジスタ１００及び出力直列レジスタ１０２が付
加され、またデコーダ及びクロック制御回路１０６，１
０８カミ設けられ、そして何個の入力／リフレッシュ駆
動器及び電荷供給器、並びに個々の感知増巾器が除去さ
れる。

第１２図のアレイの読取り／書込みでは、選択されない
並列チャネルは完全に非伝搬モードにある。

第１２図の構成によれば、ＳＰＳモード及びＬＡモード
の両方のモードで動作できるという融通性が得られるが
、ライン・アドレス可能なメモリは各チャネルを別々に
動作させるためにかなりの配線スペースを必要とするか
ら、第１２図の場合は、第５図及び第１０図の良好な実
施例における高密度実装の利点が失われる。

【図面の簡単な説明】

第１図はＳＰＳ構成のＣＣＤ記憶アレイの概略図、第２
Ａ図〜第２Ｆ図はＳＰＳアレイがＬＡモードで動作した
ときのデータの流れを例示する図、第３図は本発明で使
用しうるＣＣＤシフト・レジスタ構成の一例を示す図、
第３Ａ図〜第３Ｄ図は第３図のＣＣＤシフト・レジスタ
の伝搬モードの動作を示す図、第３Ｅ図は伝搬モード動
作における制御電圧波形を示す図、第４図は第３図と同
じＣＣＤレジスタの構成を示す図、第４Ａ図〜第４Ｄ図
は第４図のＣＣＤシフト・レジスタの非伝搬モードの動
作を示す図、第４Ｅ図は非伝搬モード動作における制御
電圧波形を示す図、第５図は本発明によるＬＡ−８ＰＳ
構成の記憶アレイの一実施例を示す図、第６図は第５図
の実線で囲京れた領域６の拡大表示図、第７図は第５図
の実線で囲まれた領域７の拡大表示図、第７Ａ図及び第
７Ｂ図は夫々第７図の線７Ａ−７Ａ及び７Ｂ−７Ｂに沿
って得られる断面図、第８図は本発明で使用しうるＣＣ
Ｄシフト・レジスタ構成のもう１つの例を示す図、第８
Ａ図〜第８Ｆ図は第８図のＣＣＤシフト・レジスタの伝
搬モードの動作を示す図、第８Ｇ図は伝搬モード動作に
おける制御電圧波形を示す図、第９図は第８図と同じＣ
ＣＤシフト・レジスタ構成を示す図、第９Ａ図〜第９Ｆ
図は第９図のＣＣＤシフト・レジスタの非伝搬モードの
動作を示す図、第９Ｇ図は非伝搬モードの動作における
制御電圧波形を示す図、第１０図は本発明によるＬＡ−
８ＰＳ構成の記憶アレイのもう１つの実施例を示す図、
第１１図は従来のＬＡ構成を例示する図、第１２図は別
の実施例を示す図である。 第５図において、１０・・・・・・入力直列レジスタ、
１２・・・・・−並列レジスタ、１４・・−・・・出力
直列レジスタ、ＰＩ 、Ｐ２・・・・・・相１、相２の
クロック線、３２ 、３４ 、４２・−・−・・制御線
。 第１０図において、１０・・・・・・入力直列レジスタ
、１２・・・・・・並列レジスタ、１４・・・・・・出
力直列レジスタ、Ｐｌ、Ｐ２゜Ｐ３・・・・・・相１、
相２、相３のクロック線、４２゜４６．４８・・・・・
・制御線。

Claims (1)

【特許請求の範囲】
1. １ 直列に配列された電荷記憶セルを有し、入力に与え
   られる電荷信号を直列に転送する入力直列レジスタと、
   並列に配列された記憶セルを有し、前記入力直列レジス
   タから電荷信号を受取ってその電荷信号を並列に転送す
   る並列レジスタと、直列に配列された電荷記憶セルを有
   し、前記並列レジスタから電荷信号を受取ってその電荷
   信号を出力へ直列に転送する出力直列レジスタとを有し
   、各前記セルには所定の複数の相のクロック・パルスを
   受取るゲート電極が設けられて、各前記セル当り前記所
   定の複数の相で電荷信号を転送する直列−並列−直列記
   憶プレイにおいて、前記ゲート電極とは別に、電荷信号
   の伝搬を選択的に禁止するための制御電圧を受取る制御
   電極が前記セル相互間に設けられていることを特徴とす
   る、ライン・アドレス可能な直列−並列−直列記憶アレ
   イ。