JP2546181B2

JP2546181B2 - カウンタを具備する電気的消去・書き換え可能な半導体記憶装置

Info

Publication number: JP2546181B2
Application number: JP9840794A
Authority: JP
Inventors: 博志田沼
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-05-12
Filing date: 1994-05-12
Publication date: 1996-10-23
Anticipated expiration: 2011-10-23
Also published as: JPH07307095A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的消去・書き換え
可能な半導体記憶装置（以下、ＥＥＰＲＯＭと称する）
に関し、特に、メモリセルの書き換え回数をカウントす
るカウンタを具備するＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭのメモリセルは、消去・書
き込みの繰返しにより記憶特性が劣化するため、その書
き換え回数をカウントするカウンタを設け、カウンタ値
を読み取ることによりＥＥＰＲＯＭの記憶動作の信頼性
を確認することが行われている。

【０００３】上記のようなカウンタを具備するＥＥＰＲ
ＯＭとして、本来のメモリ部に対し、書き換え回数を保
持するメモリ部を書き換え回数のカウントを制御するカ
ウントアップ回路から構成するものが特開平２−１０３
７９８号公報、特開昭５８−１６９３９５号公報、特開
昭６３−１６１５００号公報に記載されている。

【０００４】また、上記の書き換え回数を保持するメモ
リ部を本来のメモリ部とは物理的に異なるメモリで構成
する例が特開昭６２−８２６００号公報、特開昭６２−
５２７９６号公報に記載されている。

【０００５】図７は、特開平２−１０３７９８号公報に
記載されるような、本来のメモリ部に対し、書き換え回
数を保持するメモリ部を書き換え回数のカウントを制御
するカウントアップ回路から構成したＥＥＰＲＯＭの従
来例の構成を示す図である。

【０００６】本従来例は、データ制御回路７０１、アド
レスデコーダ７０２、メモリセルアレイ７０３、カウン
ト値保持回路７０４、カウントアップ回路７０５、読み
出し書き込み制御回路７０６および書き込み回路７０７
より構成されている。

【０００７】メモリセルアレイ７０３の、アドレスデコ
ーダ７０２によってデコードされたアドレスデータ（Ａ
Ｄ）のアドレスに、書き込み回路７０７により書き込み
がなされる。読み出し書き込み制御回路７０６は、入力
されるライトイネーブル信号（ＷＥ）、チップイネーブ
ル信号（ＣＥ）、アウトプットイネーブル信号（ＯＥ）
により上記各回路を制御するためのパルス信号を発生す
る。書き込み回路７０７は読み出し書き込み制御回路７
０６からのパルスにより高電圧書き込みパルスをを発生
し、メモリセルアレイ７０３へ出力する。カウントアッ
プ回路７０５は、メモリセルアレイ７０３における書き
換え回数をカウントし、該カウント数をカウント値保持
メモリ７０４へ出力する。また、カウント値保持メモリ
７０４にはカウントアップ回路７０５から出力される複
数ビットのデータを書き込むことができる。

【０００８】上記のように構成される従来例の動作につ
いて説明する。外部からの書き込み動作が開始される
と、読み出し書き込み制御回路７０６によりカウント値
保持メモリ７０４の出力データがカウントアップ回路７
０５にラッチされ、カウント値保持メモリ７０４の入出
力端子は入力モードに切り替わる。その後、カウントア
ップ回路７０５は読み出し書き込み制御回路７０６によ
り「１」だけカウントアップされ、その出力は出力状態
となり、カウント値保持メモリ７０４に入力される。そ
の間、カウント値保持メモリ７０４の内容はメモリセル
アレイ７０３と同時に書き込み回路７０７により一度消
去され、カウントアップ回路７０５の出力がカウントア
ップされた値となった後に書き込み回路７０７によりそ
の値がカウント値保持メモリ７０４に書き込まれる。こ
れらの動作によって、カウント値保持メモリ７０４には
メモリセルアレイ７０３への書き込み回数が更新されて
記憶される。

【０００９】上記のシステム構成とすることで、メモリ
セルアレイ７０３への書き込み回数をカウント値保持メ
モリ７０４に記憶させ、これをデータ制御回路７０１を
通して書き込み回数データをして出力させることが可能
となり、該出力内容により使用者はメモリセルアレイ７
０３の書き換え回数を認識する。

【００１０】従来の方式で、カウンター部を本来のメモ
リ部と同一チップで構成した場合の、カウンター値を保
持するメモリセルの書き換え状態を図８に示す。図８で
は本来のメモリ部を８回書き換えた時の、カウンター値
を保持するメモリセルの書き換え状態を示してある。

【００１１】図８中、□印はメモリセルに電荷が注入さ
れていない状態（通常、システムから見た場合、“１”
と判定される）を示す。■印は、メモリセルに電荷が注
入されている状態（システムからは“０”と判定され
る）を示す。図８に示した例では、８回カウント終了
時、ビットｂ₀は４回の書き換え（■印から□印への書
き換え）が発生し、ビットｂ₁は４回の書き換え、ビッ
トｂ₂は４回の書き換え、ビットｂ₃は０回の書き換えが
発生している。このため、本来のメモリ部を８回書き換
えるとカウンター値を保持するメモリセルは４回書き換
えられることとなる。ここで注意しなければならないの
は、本来のメモリ部の各ビットの書き換え状態の最悪値
は、図８で示すビットｂ₀，ｂ₁，ｂ₂と同じという事で
ある。このため、本来のメモリ部の劣化とカウンター値
を保持するメモリセルの劣化が同等となってしまうこと
となり、必然的にカウンター値の上限を、本来のメモリ
部の書き換え可能回数よりも、かなり低い値に設定して
おく必要があり、本来のメモリ部の書き換え回数を十分
に活用することができなかった。

【００１２】

【発明が解決しようとする課題】従来の書き換え回数を
カウントするメモリの制御方式は前記の様に、カウント
値を保持するメモリセルとカウントを制御する回路を本
来のメモリ部と同一のチップ内に構成する方式と、本来
のメモリ部とは物理的に分離する方式の２方式に大別さ
れる。

【００１３】カウント値を保持するメモリセルとカウン
トを制御する回路を本来のメモリ部と同一のチップ内に
構成する方式では、カウント値を保持するメモリセルも
本来のメモリ部の書き換えにともない劣化してしまう。
このためカウント値の制限を本来のメモリ部の書き換え
可能回数よりもかなり低くおさえる必要があり、本来の
メモリ部の書き換え可能回数を十分に活用することがで
きないという問題点がある。

【００１４】また、カウント部分を物理的に分離する方
式は、本来のメモリ部の書き換え可能回数を十分に活用
できるが、システム的に制御が複雑になるという問題点
があり、また、構成チップ数も多くなるため、コストが
高くなるという問題点がある。

【００１５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、システム構成
を複雑とすることなく、本来のメモリ部を十分な書き換
え回数にて使用することのできるカウンタを具備する電
気的消去・書き換え可能な半導体記憶装置を実現するこ
とを目的とする。

【００１６】

【課題を解決するための手段】本発明のカウンタを具備
する電気的消去・書き換え可能な半導体記憶装置は、メ
モリセルの書き換え回数をカウントするカウンタを具備
する電気的消去・書き換え可能な半導体記憶装置におい
て、前記カウンタのカウント値に所定の値を乗算する乗
算回路と、前記カウンタを構成する階層化された複数の
メモリ部と、前記階層化されたメモリ部のうち、少なく
とも最下層のメモリ部についてはジョンソンカウンタと
して動作させるカウント制御部とを有し、前記階層化さ
れた複数のメモリ部は、それぞれの下層となるメモリ部
のカウントアップ信号をカウントするように構成されて
いることを特徴とする。

【００１７】この場合、カウント制御部は、ジョンソン
カウンタとして動作させないメモリ部については、最下
位ビットから順に書き換えビットを増やすように動作さ
せてもよい。

【００１８】本発明の他の形態によるカウンタを具備す
る電気的消去・書き換え可能な半導体記憶装置は、メモ
リセルの書き換え回数をカウントするカウンタを具備す
る電気的消去・書き換え可能な半導体記憶装置におい
て、前記カウンタのカウント値に所定の値を乗算する乗
算回路と、前記カウンタを構成する、階層化された複数
のメモリ部および書き換え回数をカウントしてカウント
アップ信号を前記複数のメモリ部へ出力するジョンソン
カウンタと、前記階層化されたメモリ部のカウント動作
を制御するカウント制御部とを有し、前記階層化された
複数のメモリ部は、それぞれの下層となるメモリ部また
はジョンソンカウンタのカウントアップ信号をカウント
するように構成されていることを特徴とする。

【００１９】

【作用】本発明のカウンタを具備する電気的消去・書き
換え可能な半導体記憶装置においては、カウンタの入力
段がジョンソンカウンタとして動作するメモリ部または
ジョンソンカウンタにて構成され、これらのカウントア
ップ信号を複数の階層化されたメモリ部にてメモリセル
の書き換え回数がカウントされる。

【００２０】通常の２進カウンタであれば、最下位ビッ
トは入力の度に書き換えられるが、本発明のものにおい
ては上述のように入力段がジョンソンカウンタまたはジ
ョンソンカウンタとして動作するように構成されている
ので、これらのカウンタがカウントアップされない限
り、入力段を構成する各ビットに書き換えが生じること
はなく、書き換え回数は非常に少ないものとなる。

【００２１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００２２】図１は本発明のカウンタを具備する電気的
消去・書き換え可能な半導体記憶装置の一実施例の要部
構成を示す図である。本実施例は、図７に示した従来例
のカウント値保持メモリ７０４を複数のメモリセルから
なるカウント値保持メモリ１０４としたものである。こ
の他のデータ制御回路１０１、アドレスデコーダ１０
２、メモリセルアレイ１０３、カウントアップ回路１０
５、読み出し書き込み制御回路１０６および書き込み回
路１０７の構成および動作は、それぞれは、図７に示し
たデータ制御回路７０１、アドレスデコーダ７０２、メ
モリセルアレイ７０３、カウントアップ回路７０５、読
み出し書き込み制御回路７０６および書き込み回路７０
７と同様であるため、説明は省略する。

【００２３】図２は、カウント値保持メモリ１０４の構
成を示す図である。

【００２４】本実施例のカウント値保持メモリ１０４
は、階層化された複数のメモリセルを有するもので、メ
モリセル２０６₀〜２０６₅₁₁からなる第１のメモリセル
と、該第１のカウントアップ値を記憶する２０５₀〜２
０５₂₅₅からなる第２のメモリセルが設けられている。

【００２５】リード／ライト／イレーズシーケンス制御
部２０１は、カウント制御部２０２およびカウント制御
部２０３のそれぞれが、メモリセル２０５₀〜２０５₂₅₅
およびメモリセル２０６₀〜２０６₅₁₁に対して行う、保
持していたカウント値の読み出しおよびメモリセル２０
５₀〜２０５₂₅₅，２０６₀〜２０６₅₁₁のイレーズおよび
新しいカウント値の書き込みのタイミング制御を行う。

【００２６】カウント制御部２０２およびカウント制御
部２０３は、リード／ライト／イレーズシーケンス制御
部２０１から出力されるリードタイミング信号（ＲＤ
Ｔ）、イレーズタイミング信号（ＥＲＴ）およびライト
タイミング信号（ＷＲＴ）に従ってメモリセル２０５₀
〜２０５₂₅₅，２０６₀〜２０６₅₁₁が保持していたカウ
ント値の読み出しと、カウント値のラッチと、メモリセ
ル２０５₀〜２０５₂₅₅，２０６₀〜２０６₅₁₁の消去およ
び新しいカウント値の書き込み制御を実施するもので、
カウント制御部２０３は、メモリセル２０６₀〜２０６
₅₁₁をジョンソンカウンタとして動作させる書き込み制
御を行い、カウント制御部２０５はメモリセル２０５₀
〜２０５₂₅₅を、メモリセル２０６₀〜２０６₅₁₁よりカ
ウントアップ信号が入力される毎に、最下位ビットから
順に書き換えビットを増やすように動作させる書き込み
制御を行う。

【００２７】メモリセル２０５₀〜２０５₂₅₅，２０６₀
〜２０６₅₁₁は、カウント制御部２０２およびカウント
制御部２０３から出力されるメモリセルのソース電圧を
制御する信号ＷＣＳ₀〜ＷＣＳ₂₅₅およびＣＳ₀〜ＣＳ₅₁₁
とゲート電圧を制御する信号ＷＣＧ₀〜ＷＣＧ₂₅₅および
ＣＧ₀〜ＣＧ₅₁₁とドレイン電圧を制御する信号ＷＣＤ₀
〜ＷＣＤ₂₅₅およびＣＤ₀〜ＣＤ₅₁₁により、メモリセル
２０５₀〜２０５₂₅₅，２０６₀〜２０６₅₁₁のフローティ
ングゲートに対し電荷の注入および電荷の抜き取りを実
施する。

【００２８】カウント制御部２０３からカウント制御部
２０２に入力される信号ＵＰは、通常のカウンタのキャ
リー信号と同じ働きをする。即ち、本実施では、ビット
ｂ₅₁ ₀が■印となると出力され、次の、本来のメモリ部
書き換えが発生すると、対応したビットＣ₀〜ビットＣ
₂₅₅の□印を■印に書き換える制御が実施される。

【００２９】カウンタ読み出し部２０４は、メモリセル
２０５₀〜２０５₂₅₅に保持されているカウント値を、図
１に示したシステムのバス幅である８ビットの幅に変換
し、信号ＷＣＤ₀〜ＷＣＤ₇として出力する。

【００３０】システムからは、信号ＷＣＤ₀〜ＷＣＤ₇が
示す値を５１２倍する乗算回路（不図示）が設けられて
おり、この乗数値が書き換え回数として読み出される。

【００３１】本実施例における入力値のカウントは、ジ
ョンソンカウンタとして動作させる第１のメモリ部と、
本来のメモリセルと同様の２進カウンタとして動作する
第２のメモリ部とが組み合わされたカウンタによってカ
ウントが行われる。

【００３２】図３は、本発明のカウンタ値を保持するメ
モリセルの書き換え状態を説明するための図であり、８
ビット出力のジョンソンカウンタのカウント動作を示す
図である。

【００３３】図３に示すように入力値に応じて本来の８
ビットのカウントを実施する際に、ビットｂ₀，ｂ₁，ｂ
₂，ｂ₃，ｂ₄，ｂ₅，ｂ₆の各メモリセルにはは１回の書
き換えが発生し、ビットｂ₇には０回の書き換えが発生
する。図３の様なメモリセルのライトおよびイレーズ制
御を実施することにより、カウンター値を保持するメモ
リセルの書き換え回数を本来のメモリ部の書き換え回数
よりも大幅に下げることができ、本来のメモリ部の書き
換え可能回数を十分に活用できる。

【００３４】図４は、本発明の実施例での、カウンター
値を保持するメモリセルの書き換え状態を示してある。
図４では、カウンタ値を保持するメモリセルの構成を２
ブロックに分けている。ビットｂ₀〜ビットｂ₅₁₀は、図
３で示した例と同じ動作を行う。ビットｃ₀〜ビットｃ
₂₅₅はビットｂ₅₁₀が■印（本来のメモリ部の書き換えが
５１１回実施された）になった後、次の本来のメモリ部
の書き換えが実施されると■印となる。本来のメモリ部
の書き換えから５１３回となると、ビットｂ₀が■印と
なる。この時ビットｃ₀は■印のままである。順次以下
同様な動作が繰り返される。ビットｂ₀〜ビットｂ
₅₁₀は、書き換えが繰り返されるごとにカウント値に対
応したメモリセルが■印となる。ビットｃ₀〜ビットｃ
₂₅₅は書き換えが５１２回繰り返されるごとに対応した
メモリセルが■印となる。図４に示した例では、１３１
０７２回（５１２×２５６回）までカウント値を保持で
きる。この時、ビットｂ₀〜ビットｂ₅₁₀の書き換え（■
印から□印への書き換え）は２５６回実施される。また
ビットｃ₀〜ビットｃ₂₅₅の書き換え（■印から□印への
書き換え）は、０回である。この様に１０万回以上の書
き換え回数のカウントを１ｋビット程度のメモリセルを
利用し数百回程度の書き換え回数で実現できる。

【００３５】フラッシュＥＥＰＲＯＭの書き換え回数
は、現在１０万回程度の書き換え回数が保障されてい
る。書き換え回数が多くなると書き換え時間が増大する
傾向になり、従来のカウンタ付メモリでは、カウンタ部
の書き換え回数も本来のメモリ部の書き換えにともない
増大し、カウンタ部にあるメモリセルのばらつきによっ
ては、本来のメモリ部の書き換え時間よりも長くなって
しまう場合も想定され、この場合、カウンタ部のメモリ
セルの書き換え時間が、本来のメモリ部の書き換え時間
の性能に影響を及ぼすことになってしまう。

【００３６】本発明のカウント方式を採用すれば、カウ
ンタ部にあるメモリセルの書き換え回数の負荷は大幅に
軽減されるため、カウンタ部にあるメモリセルの書き換
え時間が、本来のメモリ部の書き換え時間に影響を及ぼ
すことはない。

【００３７】図４では、カウンタ部のメモリセルの構成
をビットｂ₀〜ビットｂ₅₁₀とビットｃ₀〜ビットｃ₂₅₅の
２構成としたが、ビットｂ₀〜ビットｂ₅₁₀の方式を複数
構成としてもよい。またビットｂ₀〜ビットｂ₅₁₀および
ビットｃ₀〜ビットｃ₂₅₅のビット列の数も、本来のメモ
リ部の書き換え回数の実力に合わせ増減させても良い。
例えば、書き換え回数のカウント値を１００万回以上と
りたければ、ビットｂ ₀〜ビットｂ₅₁₀の構成をビットｂ
₀〜ビットｂ₂₅₄とビットｂ’₀〜ビットｂ’₂₅₄とし、ビ
ットｃ₀〜ビットｃ₂₅₅をビットｃ₀〜ビットｃ₁₅とする
ことにより、２５６×２５６×１６回＝１０４８５７６
回までカウント可能となる。この場合、ビットｂ₀〜ビ
ットｂ₂₅₄の書き換え回数（■印から□印の変化）は、
４０９６回、ビットｂ’₀〜ビットｂ’₂₅₄の書き換え回
数は２５６回、ビットｃ₀〜ビットｃ₁₅の書き換え回数
は０回となる。

【００３８】図５および図６は、リード／ライト／イレ
ーズシーケンス制御部２０１がカウント制御部２０２，
２０３へのタイミング信号を生成する動作を示すフロー
チャートである。

【００３９】まず、カウント制御部２０３に対するタイ
ミング信号の生成動作について図５を参照して説明す
る。

【００４０】まず、本来のメモリ部の書き換えが実施さ
れると、メモリセル２０６₀〜２０６₅₁₁の各セル電圧の
読み出しが実施される（ステップＳ５０１）。このタイ
ミングは信号ＲＤＴで与えられる。セル電圧が“１”の
場合（図４では□印のビット）、メモリセルのソース、
ゲート、ドレインに対して特に電圧の出力を実施するこ
となく終了とする（ステップＳ５０４）。

【００４１】セル電圧が“０”の場合（図４では■印の
ビット）、次ビットのメモリセルのソース、ゲート、ド
レインに対し書き込み電圧を生成し、自ビットのメモリ
セルのソース、ゲート、ドレインに対し消去電圧を生成
する（ステップＳ５０２）。消去電圧生成後、次ビット
のメモリセルの書き込みおよび自ビットメモリセルの消
去を実施して終了とする（ステップＳ５０３）。

【００４２】例えば、メモリセル２０６₀（図４の例で
はビットｂ₀に相当）が■印状態のとき、読み出し電圧
は“０”となる。読み出し後のこの値がカウント制御部
３にラッチされ、メモリセル９の信号ＣＳ０，ＣＧ０，
ＣＤ０には消去電圧が出力され、メモリセル８（図４で
はビットｂ₁に相当）には、信号ＣＳ１，ＣＧ１，ＣＤ
１に書き込み電圧が出力される。残りのメモリセル、例
えばメモリセル２０６₅₁ ₁は下位ビットのメモリセルが
□印であり、自ビットも□印であるため、信号Ｃ
Ｓ₅₁₁，ＣＧ₅₁₁，ＣＤ₅₁₁には特に電圧が出力されな
い。

【００４３】次に、カウント制御部２０２に対するタイ
ミング信号の生成動作について図６を参照して説明す
る。

【００４４】まず、本来のメモリ部の書き換えが実施さ
れると、メモリセル２０５₀〜２０５₂₅₅の各セル電圧の
読み出しが実施される（ステップＳ６０１）。このタイ
ミングは信号ＲＤＴで与えられる。セル電圧が“１”の
場合、メモリセルのソース、ゲート、ドレインに対して
特に電圧の出力を実施することなく終了とする（ステッ
プＳ６０４）。

【００４５】セル電圧が“０”の場合、次ビットのメモ
リセルのソース、ゲート、ドレインに対し書き込み電圧
を生成し（ステップＳ６０２）、次ビットのメモリセル
の書き込みを実施して終了とする（ステップＳ６０
３）。

【００４６】上記のようにカウント制御部２０２に対す
るタイミング信号生成動作はカウント制御部２０３に対
するものと同等であるが、自ビットセルが■印の時、自
ビットセルの消去を実施しない分が簡素化されている。

【００４７】なお、以上説明した実施例においては、階
層化されたメモリ部を２つのメモリ部からなるものと
し、入力段となるメモリ部のみをジョンソンカウンタと
して動作させ、ジョンソンカウンタとして動作させない
メモリ部については、最下位ビットから順に書き換えビ
ットを増やすように動作させるとして説明したが、本発
明の構成はこれに限定されるものではない。

【００４８】ジョンソンカウンタとして動作させないメ
モリ部については通常の２進カウンタとして動作させて
もよく、このように構成した場合には、実施例と比較し
て制御は複雑となるものの、メモリ部をより小さな容量
にて構成することが可能となる。

【００４９】例えば、上記各メモリ部のそれぞれをジョ
ンソンカウンタとして動作させてもよく、また、実際に
ジョンソンカウンタを組み込んでも当然よい。

【００５０】実際にジョンソンカウンタを組み込んだ場
合には、メモリ制御が簡略化され、構成を簡単とするこ
とができる。

【００５１】

【発明の効果】本発明は以上説明したように構成されて
いるため、以下に記載するような効果を奏する。

【００５２】請求項１に記載のものにおいては、カウン
タを構成するメモリセルの書き換え回数を、本来のメモ
リ部の書き換え可能回数よりも非常に少ないものとする
ことができ（実施例では２００分の１程度）、かつ、カ
ウンタ部で利用するメモリセルの容量非常に小さな（実
施例では１Ｋビット程度）容量で構成することができ
る。これにより、システム構成を複雑とすることなく、
本来のメモリ部を十分な書き換え回数にて使用すること
ができる効果がある。

【００５３】請求項２に記載のものにおいては、制御部
の構成が簡単となるために上記各効果に加えて、製造コ
ストを低減することができる効果がある。

【００５４】請求項３に記載のものにおいても、構成が
簡略化されるため、上記各効果に加えて、製造コストを
低減することができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成例を示す図である。

【図２】図１中のカウント値保持メモリの構成を示す図
である。

【図３】本発明のメモリセル書き換え状態を示す図であ
る。

【図４】本実施例のメモリセル書き換え状態を示す図で
ある。

【図５】本発明のメモリセル電圧制御フローチャートで
ある。

【図６】本発明のメモリセル電圧制御フローチャートで
ある。

【図７】従来の書き換え回数カウント部を有するメモリ
チップの構成例を示す図である。

【図８】従来の発明で実施した場合のメモリセル書き換
え状態を示す図である。

【符号の説明】

１０１データ制御回路１０２アドレスデコーダ１０３メモリセルアレイ１０４カウント値保持メモリ１０５カウントアップ回路１０６読み出し書き込み制御部１０７書き込み回路２０１リード／ライト／イレーズシーケンス制御部２０２カウント制御部２０３カウント制御部２０４カウンター読み出し部２０５₀〜２０５₂₅₅，２０６₀〜２０６₅₁₁ メモリセ
ルＳ５０１〜Ｓ５０４，Ｓ６０１〜Ｓ６０４ステップ

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルの書き換え回数をカウントす
るカウンタを具備する電気的消去・書き換え可能な半導
体記憶装置において、前記カウンタのカウント値に所定の値を乗算する乗算回
路と、前記カウンタを構成する階層化された複数のメモリ部
と、前記階層化されたメモリ部のうち、少なくとも最下層の
メモリ部についてはジョンソンカウンタとして動作させ
るカウント制御部とを有し、前記階層化された複数のメモリ部は、それぞれの下層と
なるメモリ部のカウントアップ信号をカウントするよう
に構成されていることを特徴とするカウンタを具備する
電気的消去・書き換え可能な半導体記憶装置。
【請求項２】請求項１記載のカウンタを具備する電気
的消去・書き換え可能な半導体記憶装置において、カウント制御部は、ジョンソンカウンタとして動作させ
ないメモリ部については、最下位ビットから順に書き換
えビットを増やすように動作させることを特徴とするカ
ウンタを具備する電気的消去・書き換え可能な半導体記
憶装置。
【請求項３】メモリセルの書き換え回数をカウントす
るカウンタを具備する電気的消去・書き換え可能な半導
体記憶装置において、前記カウンタのカウント値に所定の値を乗算する乗算回
路と、前記カウンタを構成する、階層化された複数のメモリ部
および書き換え回数をカウントしてカウントアップ信号
を前記複数のメモリ部へ出力するジョンソンカウンタ
と、前記階層化されたメモリ部のカウント動作を制御するカ
ウント制御部とを有し、前記階層化された複数のメモリ部は、それぞれの下層と
なるメモリ部またはジョンソンカウンタのカウントアッ
プ信号をカウントするように構成されていることを特徴
とするカウンタを具備する電気的消去・書き換え可能な
半導体記憶装置。