JP2001093288A5 - - Google Patents

Claims (11)

1. ビット線及びワード線に接続され、異なる閾値電圧からなるデータの状態“０”、状態“１”、状態“２”、状態“３”のうちの１つを記憶する記憶素子と、
   前記ビット線に接続され、外部から供給される第１又は第２の論理レベルのデータを記憶し、前記記憶素子から読み出された第１又は第２の論理レベルのデータを記憶するデータ記憶回路と、
   前記ビット線及びワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、
   前記制御回路は、
   第１の動作において、前記データ記憶回路のデータが第１の理論レベルのデータである場合、前記記憶素子のデータを前記状態“０”から状態“１”に変化させ、前記データ記憶回路のデータが第２の理論レベルのデータである場合、前記記憶素子のデータを前記状態“０”に保持し、
   前記データが状態“１”に達したかどうかのベリファイ動作の時、前記データ記憶回路のデータが第１の論理レベルであり、前記データが状態“１”に達しているとき前記データ記憶回路のデータを第２の論理レベルとし、前記データが状態“１”に達していないとき前記データ記憶回路のデータを第１の論理レベルに保持し、前記データ記憶回路のデータが第２の論理レベルである場合、データ記憶回路のデータは、第２の論理レベルを保持し、前記データ記憶回路のデータが第２の論理レベルになるまで前記記憶素子に対して前記第１の動作を行い、
   第２の動作において、前記データ記憶回路のデータが外部から供給された第１の論理レベルのデータであり、前記記憶素子のデータが状態“１”である場合、前記記憶素子のデータを状態“１”から状態“２”に変化させ、前記記憶素子のデータが状態“０”である場合、前記記憶素子のデータを状態“０”から状態“３”に変化させ
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、
   前記記憶素子のデータが状態“２”に達したかどうかを判断する第１のベリファイ動作時、前記データ記憶回路のデータが第１の論理レベルであり、第２の動作を行う前、前記記憶素子のデータが状態“１”であった場合で、データが状態“２”に達しているときデータ記憶回路のデータを第２の論理レベルとし、データが状態“２”に達していないとき前記データ記憶回路のデータを第１の論理レベルに保持し、前記第２の動作を行う前、前記記憶素子のデータが状態“０”であった場合、データ記憶回路の論理レベルを変化させず、前記データ記憶回路のデータが第２の論理レベルである場合、データ記憶回路のデータは、第２の論理レベルを保持し、
   データが状態“３”に達したかどうかを判別する第２のベリファイ動作時、前記データ記憶回路のデータが第１の論理レベルであり、データが状態“３”に達している時、前記データ記憶回路のデータを第２の論理レベルとし、データが状態“３”に達していない時、前記データ記憶回路のデータを第１の論理レベルに保持し、前記データ記憶回路のデータが第２の論理レベルである場合、前記データ記憶回路のデータは、第２の記憶論理レベルを保持し、前記データ記憶回路のデータが第２の論理レベルになるまで前記第２の動作、第１、第２のベリファイ動作を行う
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. ビット線及びワード線に接続され、異なる閾値電圧からなるデータが状態“０”、状態“１”、状態“２”、状態“３”のうちの１つを記憶する記憶素子と、
   前記ビット線に接続され、外部から供給される第１又は第２の論理レベルのデータを記憶する第１の記憶回路と、
   前記ビット線に接続され、前記記憶素子から読み出された第１又は第２の論理レベルのデータを記憶する第２の記憶回路と、
   前記ビット線及びワード線の電位を制御するとともに、前記第１、第２の記憶回路の動作を制御する制御回路とを有し、
   前記制御回路は、
   第１の動作において、前記第１の記憶回路のデータが第１の理論レベルのデータである場合、前記記憶素子のデータを前記状態“０”から状態“１”に変化させ、前記第１の記憶回路のデータが第２の理論レベルのデータである場合、前記記憶素子のデータを前記状態“０”に保持し、
   前記データが状態“１”に達したかどうかのベリファイ動作の時、前記第１の記憶回路のデータが第１の論理レベルであり、前記データが状態“１”に達しているとき前記第１の記憶回路のデータを第２の論理レベルとし、前記データが状態“１”に達していないとき前記第１の記憶回路のデータを第１の論理レベルに保持し、前記第１の記憶回路のデータが第２の論理レベルである場合、前記第１の記憶回路のデータは、第２の論理レベルを保持し、前記第１の記憶回路のデータが第２の論理レベルになるまで前記記憶素子に対して前記第１の動作を行い、
   第２の動作において、前記記憶素子から読み出されたデータを前記第２の記憶回路に保持し、前記第１の記憶回路のデータが外部から供給された第１の論理レベルのデータである場合、前記記憶素子のデータを状態“１”から状態“２”に変化させ、前記記憶素子のデータが状態“０”である場合、前記記憶素子のデータを状態“０”から状態“３”に変化させ、第２の論理レベルのデータである場合、前記記憶素子のデータを保持し、
   前記記憶素子のデータが状態“２”に達したかどうかを判断する第１のベリファイ動作時、前記第１の記憶回路のデータが第１の論理レベルであり、第２の動作を行う前、前記記憶素子のデータが状態“１”であった場合で、データが状態“２”に達しているとき前記第１の記憶回路のデータを第２の論理レベルとし、前記データが状態“２”に達していないとき前記第１の記憶回路のデータを第１の論理レベルに保持し、前記第２の動作を行う前、前記記憶素子のデータが状態“０”であった場合、前記第２の記憶回路のデータが第２の論理レベルであるとき、この記憶素子が接続されているビット線の電位を第１の論理レベルとして前記第１の記憶回路のデータを第１の論理レベルとし、
   前記データが状態“３”に達したかどうかを判断する第２のベリファイ動作時、前記第１の記憶回路のデータが第１の論理レベルであり、前記データが状態“３”に達している時、前記第１の記憶回路のデータを第２の論理レベルとし、前記データが状態“３”に達していない時、前記第１の記憶回路のデータを第１の論理レベルに保持し、前記第１の記憶回路のデータが第２の論理レベルである場合、前記第１の記憶回路のデータは、第２の記憶論理レベルを保持し、前記第１の記憶回路のデータが第２の論理レベルになるまで前記第２の動作、第１、第２のベリファイ動作を行う
   ことを特徴とする不揮発性半導体記憶装置。
4. 前記制御回路は、第２の動作において読み出したデータを読み出す場合、記憶素子のデータが状態“２”以下か、状態“３”であるかを判断し、この結果を前記データ記憶回路に保持し、この後、データが状態“０”か状態“１”以上であるかを判断し、前記データ記憶回路に保持されたデータが状態“３”である場合、このデータを記憶する記憶素子に接続されたビット線の電位をローレベルとし、データが状態“１”又は状態“２”を記憶する記憶素子に接続されたビット線の電位をハイレベルに保持することを特徴とする請求項１又は３記載の不揮発性半導体記憶装置。
5. 前記制御回路は、前記第２の動作において、前記データが状態“２”に達したかどうかのベリファイ動作の前半で、前記データが状態“３”に達したかどうかのベリファイ動作を省略し、前記データが状態“３”に達したかどうかのベリファイ動作の後半で、前記データが状態“２”に達したかどうかのベリファイ動作を省略することを特徴とする請求項１又は３記載の不揮発性半導体記憶装置。
6. 状態“０”、状態“１”、…状態“ｎ”（３≦ｎ、ｎは自然数）からなるｎ個のデータを有し、これらｎ個のデータのうちの１つのデータが記憶される記憶素子と、
   外部から入力される第１の記憶理論レベルのデータあるいは第２の記憶理論レベルのデータを記憶するデータ記憶回路と、
   前記データ記憶回路の動作を制御する制御回路とを有し、
   前記制御回路は、最後の動作において、前記記憶素子に記憶されている最小データの状態“０”を最大データの状態“ｎ”にすることを特徴とする不揮発性半導体記憶装置。
7. ビット線及びワード線に接続され、異なる閾値電圧からなる データの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを記憶する記憶素子と、
   前記ビット線に接続され、外部から供給される第１又は第２の論理レベルのデータを記憶し、前記記憶素子から読み出された第１又は第２のレベルのデータを記憶するデータ記憶回路と、
   前記ビット線及び前記ワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、
   前記制御回路は、
   第１の動作において、前記データ記憶回路のデータが前記第１の論理レベルのデータである場合、前記記憶素子のデータを前記状態“０”から状態“１”に変化させ、前記データ記憶回路のデータが前記第２の論理レベルのデータである場合、前記記憶素子のデータを前記状態“０”に保持し、
   第２の動作において、前記データ記憶回路のデータが外部から供給された第１の論理レベルのデータであり、前記記憶素子のデータが状態“１”である場合、前記記憶素子のデータを状態“１”から状態“２”に変化させ、前記記憶素子のデータが状態“０”である場合、前記記憶素子のデータを状態“０”から状態“３”に変化させる
   ことを特徴とする不揮発性半導体記憶装置。
8. ビット線及びワード線に接続され、異なる閾値電圧からなるデータの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを記憶する記憶素子と、
   前記ビット線に接続され、外部から供給される第１又は第２の論理レベルのデータを記憶する第１のデータ記憶回路と、
   前記ビット線に接続され、前記記憶素子から読み出された第１又は第２のレベルのデータを記憶する第２のデータ記憶回路と、
   前記ビット線及び前記ワード線の電位を制御するとともに、前記第１及び第２のデータ記憶回路の動作を制御する制御回路とを有し、
   前記制御回路は、
   第１の動作において、前記第１のデータ記憶回路のデータが第１の論理レベ ルのデータである場合、前記記憶素子のデータを状態“０”から状態“１”に変化させ、前記第１のデータ記憶回路のデータが第２の論理レベルのデータである場合、前記記憶素子のデータを前記状態“０”に保持し、
   第２の動作において、前記記憶素子から読み出されたデータを前記第２の記憶回路に記憶し、前記第１のデータ記憶回路のデータが外部から供給された第１の論理レベルのデータである場合、前記記憶素子のデータを状態“１”から状態“２”に変化させ、前記記憶素子のデータが状態“０”である場合、前記記憶素子のデータを状態“０”から状態“３”に変化させ、前記第１の記憶回路のデータが第２の論理レベルである場合、前記記憶素子のデータを保持する
   ことを特徴とする不揮発性半導体記憶装置。
9. ビット線及びワード線に接続され、異なる閾値電圧からなるデータの状態“０”、状態“１”、状態“２”、状態“３”、状態“４”、状態“５”、状態“６”及び状態“７”のうち１つを記憶する記憶素子と、
   前記ビット線に接続され、前記記憶素子から読み出されたデータを記憶するデータ記憶回路と、
   前記ビット線及び前記ワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、
   前記制御回路は、
   第１の読み出し動作において、前記記憶素子のデータが状態“０”から状態“３”のうち１つの場合、前記データ記憶回路に第１の論理レベルのデータを設定し、前記記憶素子のデータが状態“４”乃至状態“７”のうちいずれかの場合、前記データ記憶回路に第２の論理レベルのデータを設定し、
   第２の読み出し動作において、前記記憶素子のデータが状態“０”、状態“１”、状態“６”及び状態“７”のうち１つの場合、前記データ記憶回路に第１の論理レベルのデータを設定し、前記記憶素子のデータが状態“２”、状態“３”、状態“４”及び状態“５”のうち１つの場合、前記データ記憶回路に第２の論理レベルのデータを設定し、
   第３の読み出し動作において、前記記憶素子のデータが状態“０”、状態“３”、状態“４”及び状態“７”のうち１つの場合、前記データ記憶回路に第１ の論理レベルのデータを設定し、前記記憶素子のデータが状態“１”、状態“２”、状態“５”及び状態“６”のうち１つの場合、前記データ記憶回路に第２の論理レベルのデータを設定する
   ことを特徴とする不揮発性半導体記憶装置。
10. メモリセルのデータが第１のデータに応じて変更されている場合、第２のデータを第１のラッチ回路にロードし、
    メモリセルから読み出された第１のデータを第２のラッチ回路にロードし、
    前記第１のラッチ回路にラッチされた第２のデータを前記メモリセルに書き込み、
    前記第１のデータに応じて状態“１”に設定されたデータが第２のデータに応じて状態“２”に達したかどうかをチェックするため、前記メモリセルから読み出されたデータをベリファイし、
    前記第１のデータに応じて状態“０”に設定されたデータが前記第２のデータに応じて状態“３”に達したかどうかをチェックするため、前記メモリセルから読み出されたデータをベリファイする
    ことを特徴とする不揮発性半導体記憶装置のプログラム方法。
11. 第１のデータを第１のラッチ回路にロードし、
    前記第１のデータをメモリセルに書き込み、
    前記メモリセルから読み出したデータが状態“１”に達したか又は未だ状態“０”であるかどうかをベリファイし、
    前記メモリセルから読み出されたデータが前記第１のデータに応じて変化されている場合、第２のデータを前記第１のラッチ回路にロードし、
    前記メモリセルから読み出された前記第１のデータを第２のラッチ回路にロードし、
    前記メモリセルに前記第２のデータを書き込み、
    前記第１のデータに応じて状態“１”に設定されたデータが状態“２”に達したかどうかをチェックするため、前記メモリセルから読み出されたデータをベリファイし、
    前記第１のデータに応じて状態“０”に設定されたデータが状態“３”に達し たかどうかをチェックするため、前記メモリセルから読みだされたデータをベリファイする
    ことを特徴とする不揮発性半導体記憶装置のプログラム方法。