KR20020021614A - 데이터 저장 장치 - Google Patents

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KR20020021614A
KR20020021614A KR1020010056695A KR20010056695A KR20020021614A KR 20020021614 A KR20020021614 A KR 20020021614A KR 1020010056695 A KR1020010056695 A KR 1020010056695A KR 20010056695 A KR20010056695 A KR 20010056695A KR 20020021614 A KR20020021614 A KR 20020021614A
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memory cell
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memory cells
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KR1020010056695A
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퍼너프레데릭에이
안토니토마스씨
Original Assignee
파트릭 제이. 바렛트
휴렛-팩커드 컴퍼니(델라웨어주법인)
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Abstract

데이터 저장 장치(8,210,310)는 메모리 셀(12,110,312)을 포함한다. 재기록 불능 기록 동작은 메모리 셀(12,110,312) 적어도 일부의 박막 장벽을 손상시킴으로써 수행될 수 있다. 데이터 저장 장치(8,210,310)는 자기 랜덤 액세스 메모리("MRAM") 장치일 수 있다.

Description

데이터 저장 장치{WRITE-ONCE THIN-FILM MEMORY}
본 발명은 데이터 저장 장치에 관한 것이다. 보다 구체적으로, 본 발명은 재기록 불능 박막 데이터 저장 장치(a write-once thin-film data storage device)에 관한 것이다.
새로운 유형의 비휘발성(non-volatile), 박막 메모리는 스핀 의존 터널링(spin dependent tunneling : "SDT") 연결을 기초로 하는 자기 랜덤 액세스 메모리("MRAM")를 포함한다. 전형적 SDT 연결은 핀형 강자성 계층(a pinned ferromagnetic layer) 및 감지 강자성 계층(a sense ferromagnetic layer)을 포함하며, 강자성 계층 사이에 삽입된 얇은 절연 터널 장벽(a thin insulating tunnel barrier)을 포함한다. 논리 값은 SDT 연결부의 자화 방향을 같은 방향으로(논리 '0') 또는 반대 방향으로(논리 '1') 설정하는 자기장을 인가함으로써 SDT 연결부 상에 기록될 수 있다. 강자성 계층의 상대적 방향 및 스핀 분극의 크기(magnitudeof spin polarization)는 SDT 연결부의 저항 상태(R 또는 R+ΔR)를 판정한다. SDT 연결부에 저장된 논리 값은 SDT 연결부의 저항을 감지함으로써 판독될 수 있다.
또 다른 유형의 비휘발성, 박막 메모리는 극성 도전 폴리머 분자(polar conductive polymer molecules)를 기초로 하는 폴리머 메모리이다. 데이터는 폴리머 분자에 "영구 분극(permanent polarization)"으로서 저장된다(이에 비해, SDT 연결의 경우는 데이터가 "영구 자기 모멘트(permanent magnetic moment)"로서 저장됨). 폴리머 메모리 요소는 전기장을 인가함으로써 기록될 수 있다. 폴리머 메모리 요소의 저항 상태(R 또는 R+ΔR)는 폴리머 분자의 분극 방향에 의존한다. 폴리머 메모리 요소는 저항을 감지함으로써 판독될 수 있다.
이들 박막 메모리 요소는 재기록 가능(re-writable)하다. 즉, 이들 요소에 대하여는 데이터가 여러 번 기록될 수 있다.
반면, 재기록 불능 메모리는 데이터가 오직 한번만 기록될 수 있다. 재기록 불능 메모리는 일반적으로 칩/제조자 ID, 액세스 코드 및 에러 맵(error map)과 같은 주요 칩 정보를 영구적으로 저장하는데 이용된다.
전형적인 주요 칩 정보를 저장하는 장치로는 EPROM(erasable programmable read-only memory) 장치 및 퓨즈 프로그램 가능 장치를 포함한다. 그러나, EPROM 및 퓨즈 프로그램 가능 장치는 MRAM 및 폴리머 메모리 장치의 고밀도 저전압(high density low voltage) 특성을 제공하지 않는다. 나아가, EPROM 및 퓨즈 프로그램 가능 장치는 MRAM 및 폴리머 메모리 장치와 용이하게 통합되지 않는다.
본 발명의 한가지 특징에 따르면, 데이터 저장 장치는 박막 메모리 셀 그룹을 포함하며, 그 메모리 셀 적어도 일부에 대하여 기록 전위(a write potential)를 인가하는 회로를 포함한다. 메모리 셀은 기록 전위가 인가되는 경우 손상되는 박막 장벽을 구비하고 있다. 재기록 불능 기록 동작은 그러한 메모리 셀의 적어도 일부의 박막 장벽을 손상시킴으로써 수행될 수 있다.
본 발명의 또 다른 특징 및 이점들은, 첨부 도면과 함께, 본 발명의 원리를 예로써 설명하는 다음의 상세한 설명으로 명백해질 것이다.
도 1은 박막 메모리 셀의 어레이를 포함하는 데이터 저장 장치를 도시하는 도면,
도 2 는 서로 다른 논리 상태에 있는 재기록 불능(write-once) 기록 메모리 셀을 도시하는 도면,
도 3 은 재기록 불능 메모리 셀에 대한 판독 및 기록 전압(read and write voltages)을 도시하는 도면,
도 4a 및 도 4b는 도 1의 데이터 저장 장치를 위한 행 및 열 회로(row and column circuits)를 도시하는 도면,
도 5는 또 다른 재기록 불능 박막 메모리를 도시하는 도면,
도 6은 그 또 다른 재기록 불능 박막 메모리 셀에 대한 판독 및 기록 전압을 도시하는 도면,
도 7은 그 또 다른 일회 기록 박막 메모리 셀을 포함하는 데이터 저장 장치를 도시하는 도면,
도 8은 재기록 불능 박막 메모리 레지스터를 도시하는 도면,
도 9는 재기록 불능 박막 메모리 레지스터를 위한 클록 신호(clock signals)를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
8 : 데이터 저장 장치 110 : 메모리 셀
210 : 데이터 저장 장치 310 : 재기록 불능 레지스터
예시적 목적을 위하여 도면에서 도시되고 있는 바와 같이, 본 발명은 박막 메모리 셀 어레이를 포함하고 그 메모리 셀을 판독 및 기록하기 위한 회로를 포함하는 데이터 저장 장치로 구현된다. 적어도 일부의 메모리 셀의 박막 장벽을 손상시킴으로써 재기록 불능 기록 동작이 수행된다.
도 1을 참조하면, 박막 메모리 셀(12)의 저항성 교차점 어레이(resistive cross-point array)(10)를 포함하는 데이터 저장 장치(8)가 도시되고 있다. 메모리 셀(12)은 행 및 열로 정렬되어 있으며, 행은 x축 방향을 따라서 전개되고 열은 y축 방향을 따라서 전개된다. 장치(8)의 설명을 단순화하기 위하여 비교적 적은 수의 메모리 셀(12)만이 도시되고 있다. 사실, 어떠한 사이즈의 어레이도 이용될 수 있다.
워드 라인(14)으로서 기능하는 트레이스(traces)는 어레이(10)의 한 쪽 평면에서 x축을 따라 전개된다. 비트 라인(16)으로서 기능하는 트레이스는 메모리 셀 어레이(10)의 반대쪽 평면에서 y축을 따라 전개된다. 어레이(10)의 각 행마다 하나의 워드 라인(14)이 있고 어레이(10)의 각 열마다 하나의 비트 라인(16)이 있다. 각각의 메모리 셀(12)은 대응하는 워드 라인(14) 및 비트 라인(16)의 교차점에 배치된다.
메모리 셀(12)은 많은 병렬 경로를 통하여 서로 결합되어 있는 저항성 요소를 포함하기 때문에 저항성 교차점 어레이를 형성한다. 하나의 교차점에서 보여지는 저항은 다른 행 및 열에 있는 메모리 셀의 저항과 마찬가지로 그 교차점에 있는 메모리 셀의 저항과 동일하다.
장치(8)는 또한 판독 및 기록 동작 동안 선택된 메모리 셀에 대하여 판독 및 기록 전위를 인가하는 판독/기록 회로(제 1 및 제 2 행 회로(18,20)와 제 1 및 제 2 열 회로(22,24)로 표시됨)를 포함한다. 판독 및 기록 전류를 생성하기 위하여, 제 1 및 제 2 행 회로(18,20)는 워드 라인(14)에 대하여 적절한 전위를 인가하고, 제 1 및 제 2 열 회로(22,24)는 열 라인(16)에 대하여 적절한 전위를 인가한다.
제 2 열 회로(24)는 또한 선택된 메모리 셀의 저항 상태를 감지하는 감지 증폭기(sense amplifier)를 포함한다. 저항 상태는 저장된 논리 값을 나타낸다.
스니크 경로 전류(sneak path current)는 어레이의 메모리 셀이 많은 병렬 경로를 통하여 서로 연결되어 있기 때문에 판독 동작 동안 문제를 일으킬 수 있다. 차단되지 않는다면, 스니크 경로 전류가 감지를 약화시킬 수 있다.
판독 동작 동안 스니크 경로 전류를 차단하는 방법은 여러 가지가 있다. 예컨대, 장치(8)는 선택된 셀을 격리(isolating)하고 그에 의하여 스니크 경로 전류를 차단하는 스위치 또는 다이오드를 포함할 수 있다.
이와 달리, 본 명세서에서 참조로 인용되고 있는 2000년 3월 3일자로 출원된 본 출원인의 미국 특허 출원 제 09/564308호에서 개시된 "등전위(equipotential)" 방법을 구현함으로써 스니크 경로 전류가 차단될 수 있다. 판독 전위가 선택된 메모리 셀을 지나는 비트 라인에 인가될 수 있으며 그라운드 전위가 선택된 메모리 셀을 지나는 워드 라인으로 인가될 수 있다. 그 결과, 감지 전류가 선택된 메모리 셀을 통하여 흐른다. 스니크 경로 전류가 감지 전류를 약화시키지 못하도록, 선택되지 않은 워드 라인 및 선택되지 않은 비트 라인의 서브세트로 동일한 전위가 인가된다.
기록 동작 동안, 판독/기록 회로는 선택된 워드 라인(14) 및 비트 라인(16)으로 기록 전위를 인가한다. 그 결과, 전기장 또는 자기장이 그 선택된 워드 라인(14) 및 비트 라인(16) 주위에 형성된다. 두 개의 장 모두에 속하는 메모리 셀(12)(즉, 선택된 워드 라인 및 선택된 비트 라인의 교차점에 놓여 있는 메모리 셀)을 "선택된" 메모리 셀이라고 지칭한다. 선택된 워드 라인(14)을 따라 존재하는 다른 모든 메모리 셀은 두 개의 장 중 어느 한 쪽 장에 속하며 선택된 비트 라인(16)을 따라 존재하는 다른 모든 메모리 셀은 두 개의 자기장 중 다른 장에 속해있을 것이다. 두 개의 자기장 중 하나에 속해 있는 이들 메모리 셀(12)은 "절반-선택된(half-selected)" 메모리 셀이라고 지칭된다. 어레이(10)의 나머지 메모리셀(12)은 "선택되지 않은(unselected)" 메모리 셀이라고 지칭된다.
재기록 동작은 워드 라인(14) 및 비트 라인(16)에 대하여 제 1 및 제 2 기록 전위를 인가함으로써 수행될 수 있다. 그 결과로, 선택된 메모리 셀의 저항 상태가 공칭(nominal) 값(R)이 되거나 더 높은 값(R+ΔR)이 되도록 설정하는 장(field)이 야기된다. 제 1 및 제 2 기록 전위는 선택된 메모리 셀의 박막 장벽(예컨대, 터널 절연 장벽)의 절연 파괴(a dielectric breakdown)를 야기하지 않는다. 결과적으로, 그 저항 상태는 반복적으로 변화될 수 있다.
재기록 불능 기록 동작은 워드 라인(14) 및 비트 라인(16)에 대하여 제 3 및 제 4 기록 전위를 인가함으로써 수행될 수 있다. 제 3 및 제 4 기록 전위는 절반-선택된 메모리 셀의 박막 장벽의 절연 파괴를 일으키지 않는다. 그러나, 제 3 및 제 4 전위는 선택된 메모리 셀의 박막 장벽의 절연 파괴를 일으킨다. 결과적으로, 제 3 및 제 4 기록 전위는 박막 장벽에 변형을 가하거나 손상을 입히고, 그 선택된 메모리 셀은 낮은 저항 상태로 고정적으로 변화된다. 판독 전류는 손상되지 않은 박막 장벽에 대하여 손상을 일으키지 않는다. 본 발명에 따르는 재기록 불능 박막 메모리 셀의 저항 상태는 오직 일회만, 고저항 상태에서 저저항 상태로 변화될 수 있다.
하나 이상의 메모리 셀(12) 그룹이 재기록 불능 기록 동작을 하도록 지정되고 나머지 메모리 셀(12)이 재기록 가능 동작을 하도록 지정될 수 있다. 재기록 불능 기록 동작을 하도록 지정된 그룹에 있어서, 손상된 박막을 가지는 메모리 셀은 제 1 논리 상태를 나타내고 손상되지 않은 박막을 가지는 메모리 셀은 제 2 논리상태를 나타낸다.
메모리 셀은 열 별로 편리하게 그룹화될 수 있다. 즉, 메모리 셀(12)의 "재기록 불능" 열은 재기록 불능 기록 동작을 하도록 지정되고 메모리 셀(12)의 "재기록 가능" 열은 재기록 가능 동작을 하도록 지정될 수 있다. 그러한 그룹화는 일부 기록 회로가 재기록 불능 열을 위하여 제조되도록 하고 다른 기록 회로가 재기록 가능 열을 위하여 제조되도록 한다. 재기록 불능 열을 위한 기록 회로는 선택된 메모리 셀에 대하여 제 3 및 제 4 기록 전위를 인가하며, 재기록 가능 열을 위한 기록 회로는 제 1 및 제 2 기록 전위를 선택된 메모리 셀에 대하여 인가한다. 이와 달리, 기록 회로는 제 1 및 제 2 작동 전위를 선택된 메모리 셀로 인가하거나 제 3 및 제 4 작동 전위를 선택된 메모리 셀로 인가하도록 설계될 수 있다.
어레이(10)에 대한 제조 프로세스가 변경될 필요는 없으며, 재기록 불능 기록 동작을 하도록 지정된 메모리 셀(12)은 재기록 가능 동작을 하도록 지정된 메모리 셀(12)과 동일한 구성을 가진다. 그러나, 그 제조 처리는, 판독/기록 회로를 위한 기록 드라이브에 의하여 설정된 한계내의 협소한 범위로 절연 파괴 파라미터(breakdown parameter)가 제어되도록 제어되어야 한다.
도 2a 및 도 2b를 참조하면, 서로 다른 저항 상태에 있는 재기록 불능 박막 메모리 셀(12)이 도시되어 있다. 각각의 박막 메모리 셀(12)은 저항성 메모리 요소(30)를 포함한다. 각각의 저항성 메모리 요소(30)는, 차례로, 제 1 및 제 2 도전체(32,34)와 그 사이에 고저항 박막 장벽(36)을 포함한다. 예컨대, SDT 연결에서는, 제 1 도전체(32)는 자유 강자성 계층이고, 제 2 도전체(34)는 핀형 강자성 계층이며, 박막 장벽(36)은 절연 터널 장벽일 수 있다. 폴리머 메모리 요소에 있어서는, 제 1 도전체(32)는 금속이고, 제 2 도전체(34)는 금속이며, 박막 장벽(36)은 폴리머 메모리 물질일 수 있다.
박막 장벽(36)의 두께는 제 3 및 제 4 기록 전위가 인가되는 경우 그 장벽이 절연 파괴되지만 제 1 및 제 2 기록 전위가 인가되는 경우는 그러하지 않도록 선택된다. 절연 파괴는 일반적으로 임계 전압(a critical voltage)이 아닌 임계 전기장에서 발생한다.
도 2a의 메모리 셀(12) 박막 장벽(36)은 아직 절연 파괴되거나 변형되지 않은 상태이며 또한 손상되지 않은 상태이다. 그러므로, 메모리 셀(12)은 제 1 논리 값에 대응하는 공칭 저항을 가진다. 선택된 메모리 셀(12)을 통하여 감지 전류가 흐르는 경우, 박막 장벽은 절연 파괴되지 않는다.
도 2b에 도시된 메모리 셀(12)의 박막 장벽은 이미 절연 파괴된 상태이다. 그러므로, 도 2b에 도시된 메모리 셀(12)은 공칭 저항보다 더 낮은 저항을 가진다. 이러한 낮은 저항은 제 2 논리 값에 대응한다.
도 2a에 도시된 저항성 메모리 요소(30)(손상되지 않은 장벽)의 저항은 1 Megohm 정도이고 도 2b에 도시된 저항성 메모리 요소(30)(손상된 장벽)의 저항은 100 내지 1000 ohm정도일 수 있다. 이에 비하여, 재기록 가능 메모리 셀의 저항성 메모리 요소는 소정의 저항 상태에서는 1 Megohm의 저항을 가질 수 있으며 다른 저항 상태에서는 1.1 Megohm의 저항을 가질 수 있다.
메모리 요소(30)는 0에 가까운 저항을 갖는 경우, 판독 및 기록 동작 동안과도하게 큰 판독 및 기록 전류를 유도할 수 있다. 이처럼 메모리 요소(30)가 과도 전류를 유도하는 것을 방지하기 위하여, 저항기(38)가 저항성 메모리 요소(30)와 직렬로 연결될 수 있다. 직렬 연결 저항기(38)의 저항은 판독 동작시 최소한의 영향을 미칠 만큼 충분히 낮고 기록 동작시 최소한의 영향을 미칠 만큼 충분히 높아야 한다. 그러므로, 직렬 연결 저항기(38)의 실제 저항은 판독 동작 동안 감지 전류의 감지를 저하시키지 않으며 기록 동작 동안 기록 전류를 저하시키지 않으면서 메모리 요소(30)를 격리시켜야 한다. 직렬 연결된 저항기(38)의 저항 범위는 공칭 값의 0.1% 내지 50% 사이에 있을 수 있다. 그러므로, 저항성 메모리 요소(30)가 손상된 장벽(36)을 가지는 경우, 메모리 셀(12)의 저항은 직렬 연결된 저항기(38)의 저항과 적어도 동일할 것이다. 본 명세서에서 참조로써 인용되고 있는 "SHORT-TOLERANT RESISTIVE CROSS POINT ARRAY"라는 명칭으로 2000년 9월 15일에 출원된 본 출원인의 미국 특허 출원 제 09/663,752호에서는 메모리 요소와 직렬로 연결된 저항성 요소를 설명하고 있다.
도 3을 참조하면, 메모리 셀에 대한 판독 및 기록 전압이 도시되고 있다. 최대 판독 전압(VRMAX)은 최소 재기록 불능 전압(VWMIN)보다 더 낮다. 재기록 불능 기록 동작을 위한 전압은 최소 재기록 불능 전압(VWMIN)보다 더 높으며 전체 VDD전압과 동일하거나 그 보다 더 낮다. 그러므로, 판독 전압과 재기록 불능 전압 사이에는 어떠한 중첩도 없다.
재기록 불능 기록 동작을 위한 전압은 짧은 인터벌동안 인가된다. 일단 절연파괴 임계치가 초과되면 절연 파괴가 매우 빠르게 일어난다. 재기록 불능 기록 동작은 단일 클록 주기(10 내지 30ns)내에 수행될 수 있다. 절연 파괴 전류가 모니터되고 절연 파괴가 검출되자마자 재기록 불능 전압이 제거될 수 있다. 그러나, 짧고 고정된 시간 주기 동안 재기록 불능 전압을 인가하는 것이 더욱 간단할 것이다.
재기록 동작 동안 인가된 전압은 메모리 셀의 절연 파괴 한계에 의하여 제한되는데, 이는 최대 판독 전압(VRMAX)에 있다. 그러므로, 재기록 동작 동안의 전압은 최대 판독 전압(VRMAX) 보다 더 낮다. 판독 동작 동안의 전형적 전압은 그라운드 전위(GND) 및 재기록 동작의 전압 사이에 있다.
도 4a 및 도 4b를 참조하면, 제 1 행 회로(18) 및 제 2 열 회로(24)가 보다 상세히 도시되어 있다. 제 1 행 회로(18)는 각각의 워드 라인(14)을 위한 제 1 스위치(52)를 포함한다. 제 1 스위치(52)는 세 가지 기능을 수행하는바, 즉 선택된 워드 라인(14)을 판독 및 기록 동작을 위한 그라운드로 연결하는 기능과, 판독 동작동안 선택되지 워드 라인(14)을 어레이 전압(VS)으로 연결하는 기능(이는 등전위 판독이 수행되도록 함)과, 기록 동작 동안 선택되지 않은 워드 라인(14)을 절반-선택(half-select) 기록 전압(VW)으로 연결하는 기능을 수행한다. 재기록 불능 및 재기록 기능이 결합되는 경우, 제 1 스위치(52)는 재기록 기록 동작 동안 선택되지 않은 행에 대하여 개방 회로를 제공한다. 절반-선택 전압(VW)은 절연 파괴 전압보다 더 낮다.
판독 및 재기록 불능 기록 동작 동안, 제 2 행 회로(20)는 전체 워드 라인을 고 임피던스(예컨대, 개방 스위치)로 연결한다. 재기록 동작 동안, 제 2 행 회로(20)는 전체 워드 라인(14)에 대하여 행 기록 전압을 인가하거나, 또는 이와 달리 선택된 워드 라인(14)에 대하여는 행 기록 전압을 공급하고 선택되지 않은 워드 라인은 고 임피던스(예컨대, 개방 회로)로 연결한다.
판독 및 재기록 불능 기록 동작 동안, 제 1 열 회로(22)는 모든 비트 라인(16)을 고 임피던스로 연결한다. 재기록 동작 동안, 제 1 열 회로(22)는 선택된 비트 라인(16)을 회로(18) 내지 회로(24)로 연결하고 선택되지 않은 비트 라인(16) 전체를 고 임피던스(예컨대, 개방 스위치)로 연결한다.
제 2 열 회로(24)는 감지 증폭기(54)와 다수의 제 2 스위치(56)를 포함한다. 각각의 제 2 스위치(56)는 세 가지 기능을 수행하는바, 즉 판독 및 재기록 동작 동안 선택된 열(16)을 감지 증폭기(54)의 입력으로 연결하는 기능과, 재기록 불능 기록 동작 동안 선택되지 않은 비트 라인(16)을 어레이 전압(VS)으로 연결하는 기능과, 재기록 불능 기록 동작 동안 선택되지 않은 비트 라인(16)을 절반 선택 전압(VW)으로 연결하는 기능을 수행한다. 선택된 비트 라인으로 연결되는 경우, 감지 증폭기(54)는 기록 동작 동안 선택된 메모리 셀의 저항 상태를 감지하고 재기록 동작 동안 재기록 전위를 인가한다. 재기록 불능 기록 동작 동안, 감지 증폭기(54)는 그라운드 전위를 인가하여 논리 '0'을 기록하고 두 배의 절반-선택 전압(2WV)을 인가하여 논리 '1'을 기록한다. 두 배의 절반-선택 전압의 인가는 절연 파괴를 야기한다.
도 4a는 판독 동작 동안의 제 1 행 회로(18) 및 제 2 열 회로(24)를 도시하고 있다. 판독 동작 동안, 제 1 스위치(52)는 선택된 워드 라인(14)을 그라운드로 연결하고 선택되지 않는 워드 라인(14)을 어레이 전압(Vs)으로 연결하며, 제 2 스위치(56)는 선택된 비트 라인(16)을 감지 증폭기(54)로 연결하고 선택되지 않은 비트 라인(16)을 어레이 전압(VS)으로 연결한다. 감지 증폭기(54)는 선택된 비트 라인으로 판독 전위를 인가하고 감지 전류를 감지한다.
도 4b는 기록 동작 동안의 제 1 행 회로(18) 및 제 2 열 회로(24)를 도시하고 있다. 재기록 불능 기록 동작 동안, 제 2 스위치(56)는 선택된 비트 라인(16)의 한쪽 말단으로 기록 전위(GND 또는 2*Vw)를 인가하고 선택되지 않는 비트 라인(16)에 대하여 절반 선택 기록 전위를 인가한다. 제 1 스위치(52)는 선택된 워드 라인(14)에 대하여 기록 전위(GND)를 인가하고 선택되지 않은 워드 라인(14)에 대하여 절반 선택 기록 전위(Vw)를 인가한다. 선택된 비트 라인(16) 및 선택된 워드 라인(14)의 교차점에서의 셀(12)은 절연 파괴 전압 보다 더 큰 전압을 보이는 경우 논리 '1'을 기록하고 또는 0전압을 보이는 경우 논리 '0'을 기록하는 반면, 선택되지 않은 메모리 셀은 모두 0전압 또는 절반-선택 전압을 보인다.
EPROM 및 퓨즈 프로그램가능 메모리보다 더 높은 밀도를 가지는 재기록 불능 박막 메모리가 이와 같이 설명된다. 재기록 불능 박막 메모리는 또한 EPROM 및 퓨즈 프로그램 가능 메모리보다 더 낮은 동작 전압을 가진다. 전체 VDD전압은 박막장벽을 변형시키는데 이용될 수 있다. 그러므로, 재기록 불능 박막 메모리 셀에 대한 기록은 퓨즈 프로그램 가능 장치에서의 메모리 셀에 대한 것보다 더 낮은 에너지를 이용한다. 에너지가 낮을수록, 차례로, 구조적 손상을 덜 일으키고 더 높은 신뢰성을 가능하게 한다. 또한 판독 및 기록 전압이 낮을수록 재기록 불능 박막 메모리가 리딩 에지 CMOS 기술과 호환 가능하게 된다.
재기록 불능 박막 메모리는 재기록 가능 박막 메모리를 제조하는데 이용되는 것과 동일한 구성 소자 및 프로세스 기술로 제조된다. 재기록 불능 및 재기록 가능 메모리 셀을 믹스하기 위하여 제조 프로세스가 변화될 필요는 없다. 그러므로, EPROM 및 퓨즈 프로그램 가능 메모리와는 달리, 재기록 불능 메모리 셀이 동일한 실리콘 기판 상에서 재기록 가능 메모리 셀과 믹스될 수 있다. 재기록 불능 메모리 셀과 재기록 가능 메모리 셀을 믹스하는 이점은 동일한 기초 메모리 셀 구조와 재기록 불능 메모리를 위한 더 단순한 설계의 판독 회로(재기록 불능 메모리의 서브 세트가 회로의 파워 상승 사이클(power up cycle) 동안 자동으로 감지되도록 함)를 포함한다. 또 다른 이점은 재기록 불능 데이터가 영구적으로 저장되어 ID, 보안(security), 구성상의 파워, 또는 애플리케이션 코드 저장에 이용될 수 있다. 그러므로, 칩/제조자 ID, 액세스 코드 및 에러 맵과 같은 주요 칩 정보를 저장하기 위하여 별도의 칩이 필요로 되지 않는다.
재기록 불능 박막 메모리는 강력한 판독 동작을 가진다. 논리 '1' 및 논리 '0' 상태 사이의 차이는 비교적 크다. 예컨대, 기록 '0'은 저항 1 Megohm으로 표시될 수 있고, 기록 '1'은 1000 ohm의 저저항으로 표시될 수 있다. 이와 같이 큰 차이는 비교적 검출하기가 쉽고, 판독 회로 설계를 단순화한다.
장치(8)는 임의의 특정 유형의 박막 메모리로 제한되지 않는다. MRAM 및 폴리머 메모리는 단지 두 가지 유형일 뿐이다. MRAM 메모리 요소는 SDT 연결 및 거대 자기저항 ("GMR") 장치를 포함할 수 있다.
다이오드 또는 스위치가 판독 동작 동안 스니크 경로 전류를 차단하는데 이용된다면, 판독 회로는 감지 전류를 생성하기 위하여 그 선택된 메모리 셀을 가로지르는 워드 라인 및 비트 라인으로 적절한 전위를 인가하기만 하면 된다.
재기록 불능 박막 셀은 어레이(10) 임의의 위치에 배치될 수 있다. 그러나, 보다 강력한 감지 증폭기가 재기록 불능 메모리에 이용되도록 재기록 불능 메모리 셀이 재기록 가능 메모리 셀로부터 분리될 수 있다. 재기록 불능 메모리 셀의 별도 그룹은 구성 데이터, 에러 맵 또는 ID 데이터를 설정하는 것과 같은 특별한 기능을 제공하도록 파워 상승 상태에서 동작될 수 있다.
도 5는 다른, 즉 대안의(alternative) 메모리 셀(110)을 도시하는데, 이는 재기록 불능 박막 저항성 메모리 요소(112) 및 저항성 메모리 요소(112)와 직렬로 연결된 액세스 트랜지스터(114)를 포함한다. 도 6은 판독 및 재기록 불능 기록 동작 동안 인가된 전압을 도시하고 있다. 이 메모리 셀(110)에 대한 판독 동작 동안, 액세스 트랜지스터(114)는 소스 폴로워(a source follower)로서 동작될 수 있다. 재기록 불능 메모리 요소(112)를 가로질러 인가되는 전압(VR)은 액세스 트랜지스터 게이트에 대한 전압(VGATE) 빼기 액세스 트랜지스터(114)의 바디 효과 임계전압(body effect threshold voltage)한 것과 대략 동일하다. 게이트 전압(VGATE)은 재기록 불능 메모리 요소(112)를 가로질러 낮은 전압(VR)을 유지하기 위하여 낮은 값을 유지한다. 액세스 트랜지스터(114)는 전류 소스로서 기능하며, 액세스 트랜지스터(114)의 드레인(drain)으로 연결된 감지 증폭기(116)로부터 트랜지스터(114)의 소스에 있는 메모리 요소를 격리한다. 액세스 트랜지스터(114)의 드레인에서의 감지 전압(VR/W)은 판독 동작 동안 메모리 요소(112)의 박막 장벽을 손상시키지 않고 높아질 수 있다. 감지 증폭기(116)는 재기록 불능 메모리 요소(112)의 저항 상태를 판정하기 위하여 감지 전류(iR/W)를 임계치와 비교할 수 있다.
데이터는 액세스 트랜지스터(114)의 게이트 및 드레인으로 전체 VDD전압을 인가함으로써 메모리 셀(110)로 기록될 수 있다. 그러므로 VGATE=VDD이고 VR/W=VDD이다. 메모리 요소(112)에 인가된 결과 전압(VR)은 박막 장벽을 변형시키거나 절연 파괴되도록 한다. 일단 변형이 발생하면, 게이트 전압(VGATE)이 제거된다. 게이트 전압(VGATE)은 일 클록 주기보다 더 짧은 지속 시간 동안 인가될 수 있다.
액세스 트랜지스터(114)는 재기록 불능 기록 동작을 하도록 지정된 메모리 셀(110)에서만 이용될 수도 있고, 또는 메모리 셀(110)의 전체에서 이용될 수도 있다. 메모리 셀(110)의 전체에서 이용되는 경우, 액세스 트랜지스터(114)는 스니크 경로 전류가 판독 동작 동안 감지 전류를 약화하지 않도록 제어될 수 있다.
도 7은 다른 즉 대안의 재기록 불능 메모리 셀(110)의 어레이(212)를 포함하는 데이터 저장 장치(210)를 도시하고 있다. 액세스 트랜지스터(114)의 게이트는 워드 라인(214)으로 연결되고 액세스 트랜지스터(114)의 드레인은 비트 라인(216)으로 연결된다. 장치(210)는 전류 모드 감지 증폭기(218)와 비트 라인 액세스 트랜지스터(220)를 더 포함한다. 기준 요소(222)는 감지 전류(is)에 비교하기 위하여 기준 전류(ir)를 제공하는데 이용된다.
판독 동작 동안, 교차하는 워드 라인(214) 및 비트 라인(216)을 선택함으로써 메모리 셀(110)이 선택된다. 감지 전류(is)가 선택된 메모리 셀(110)을 통하여 흐른다. 또한, 트랜지스터(224)가 폐쇄되고, 이로써 기준 전류(ir)가 기준 요소(222)를 통하여 흐른다. 기준 전류(ir)의 크기는 손상되지 않은 장벽 논리 '0'에 대응하는 감지 전류 및 논리 '1'에 대응하는 감지 전류 사이에 있다. 예컨대, 기준 전류 크기는 손상되지 않은 장벽을 가지는 메모리 셀을 통하여 흐르는 감지 전류의 예상 크기의 4배일 수 있다.
전류 모드 감지 증폭기(218)는 선택된 메모리 셀(110)의 저항 상태를 판정하도록 비율형 전류 미러 전류(a ratioed current mirror current)에 대하여 감지 전류(is)를 비교하기 위한 버퍼 증폭기(226) 및 비율형 전류 미러(228)를 포함한다. 비율형 전류 미러(228)는 3개의 p-채널 트랜지스터 및 2개의 n-채널 트랜지스터를 포함한다. 하나의 p-채널 트랜지스터(230)는 그 이웃 p-채널 트랜지스터(232)보다더 크다. 예컨대, 하나의 p-채널 트랜지스터(230)가 이웃하는 p-채널 트랜지스터(232)보다 4배만큼 더 크다면, 감지 전류(is)는 기준 전류(ir)의 세 배이다. 기준 전류(ir)는 선택된 메모리 셀(110)이 손상된 장벽을 가지지 않는 경우(고저항) 감지 노드(xs)를 풀업하고(pull up) 선택된 메모리 셀(110)이 손상된 장벽을 가지는 경우(저저항) 감지 노드(xs)를 풀다운한다(pull down).
버퍼 증폭기(226)는 감지 증폭기 비교기 및 출력 드라이버로서 기능하는 직렬로 연결된 한 쌍의 인버터를 포함할 수 있다. 그 인버터 쌍은 증폭기 출력으로 연결된 회로로부터 고 임피던스 노드(노드 Y1)를 버퍼링하는 기능을 수행한다(즉, 그 인버터 쌍은 입력 및 출력을 버퍼링하고 그 입력 신호를 증폭한다). 인버터 쌍은 또한 비교기로서도 기능한다. 감지 노드(xs)가 인버터 쌍의 스위치 임계치 아래로 풀링되는 경우, 버퍼 증폭기(226)는 출력 신호(Dout)가 논리 '0'을 표시함을 보고하고, 감지 노드(xs)가 스위치 임계치보다 위에 있는 경우, 출력 신호(Dout)는 논리 '1'을 나타낸다. 그러므로, 감지 증폭기(218)는 전류 미러 비교기(current mirror comparator)로서 기능한다.
도 5 및 도 6과 함께 이상에서 설명된 재기록 불능 조건에 따르는 비트 라인 액세스 트랜지스터(220)와 리셋(reset) 트랜지스터(234)에 대한 게이트 신호(d0 내지 dn)를 제어함으로써 데이터가 선택된 메모리 셀(110)로 기록된다. 리셋 트랜지스터(234)의 기능은 판독 동작 사이에서 감지 노드(xs)를 하이(high) 풀링하는 것과 도 6에 도시된 기록 동작 동안 기록 전위를 공급하는 것이다.
본 발명은 메모리 셀 어레이로 제한되지 않는다. 예컨대, 재기록 불능 레지스터가 재기록 불능 박막 메모리 셀을 포함할 수 있다. 재기록 불능 레지스터는 워드 라인을 가지지 않는다. 비트 라인만을 선택함으로써 메모리 셀이 선택된다. 선택된 비트 라인으로 인가된 전체 기록 전위는 선택된 메모리 셀에서 절연 파괴를 일으킨다.
도 8을 참조하면, 메모리 셀(312)을 포함하는 재기록 불능 레지스터(310)가 도시되어 있다. 메모리 셀(312)은 박막 요소(314), 액세스 트랜지스터(316) 및 기록 트랜지스터(318)를 포함한다. 기록 트랜지스터(318)의 드레인 소스 경로는 액세스 트랜지스터(316)의 드레인 소스 경로를 통하여 연결된다. 재기록 불능 레지스터(310)는 또한 제 1 및 제 2 노드(na 및 nb) 사이에 연결된 차동 증폭기(a differential amplifier)(320)를 포함한다. 차동 증폭기(320)는 기준 셀(322) 및 박막 요소(314)상에서 낮은 판독 전압을 유지하는 동안 기준 셀(322) 및 박막 요소(314) 사이의 저항 차이를 감지하도록 구성된다. 차동 증폭기(320)는 또한 재기록 불능 박막 요소(314)에 대하여 기록 전압을 인가한다.
도 9에 대한 부가적 참조가 이루어진다. 판독 및 기록 동작이 제 1, 제 2, 제 3 클록 신호(LV1,LV2,LV3), 등화 신호(equalization signal : EQ) 및 기록 신호(W)에 의하여 제어된다. 이들 신호는 제어 신호 발생기(324)에 의하여 발생된다.
제 1 노드(na)와 그라운드 사이에 연결된 드레인 소스 경로를 가지는 트랜지스터(326)의 게이트로 기록 데이터 신호(Din)가 공급된다. 제 2 노드(nb)와 그라운드 사이에 연결된 드레인 소스 경로를 가지는 트랜지스터(328)의 게이트로 기록 데이터 신호(Din)의 보수(complement)를 나타내는 신호(Dinb)가 공급된다. 레지스터(310)에 대하여 신뢰할만한 기록 동작을 수행하기 위하여, 기록 데이터 신호(Din)의 레벨에 따라서 제 1 또는 제 2 노드(na 또는 nb)를 풀다운하도록 트랜지스터(326,328)가 제어된다.
p-채널 트랜지스터(330)(제 2 클록 신호 LV2를 가짐)를 턴온하여 차동 증폭기(320)의 내부 노드를 전체 VDD 레벨에 이르게 하고 그 트랜지스터(326)의 게이트로 데이터 신호(Din)를 공급함으로써 기록 동작이 수행된다. 데이터 신호(Din)가 낮은 경우, 제 1 노드(na) 상의 전압은 유동 상태(float)가 되고 제 2 노드(nb) 상의 전압은 낮아지게 된다. 결과적으로, 기록 신호(W)가 발생한다면, 재기록 불능 요소(314)에 대하여 어떠한 전압도 인가되지 않는다. 그러므로, 기록 신호(W)가 발생하는 때 재기록 불능 요소(314)의 저항이 높은 상태였다면, 여전히 높은 상태를 유지한다.
그러나, 데이터 신호(Din)가 높은 상태라면, 차동 증폭기(320)는 제 2 노드(nb)에서 전체 VDD전압으로 유도된다. 기록 트랜지스터(318)가 턴온되고 기록 신호(W)가 발생한다면, 제 2 노드(nb) 상의 전압은 전체 VDD전압으로 상승되고, 그 높은 전압이 박막 요소(314)로 인가된다. 높은 전압은 박막 요소(314)에서 절연 파괴를 일으킨다.
판독 동작 동안, 차동 증폭기(320)는 두 단계에 따라 박막 요소(314)의 스테이지(stage)를 감지한다. 먼저 n-채널 트랜지스터(332)가 턴온되어(제 1 클록 신호 LV1 에 의하여) 제 1 및 제 2 노드(na 및 nb) 상의 전압을 낮은 전압(대략 VDD/2)이 되도록 한다. 그런 다음 등화 트랜지스터(334)가 턴온되어(등화 신호 EQ에 의하여) 양 노드(na 및 nb)가 동일한 (낮은) 전압이 되도록 하고, 액세스 트랜지스터(316,336)가 턴온되어(제 3 제어 신호 LV3에 의하여) 그 메모리 셀 및 기준 셀(312,322)을 차동 증폭기(320)의 입력으로 연결한다. 등화 신호(EQ)가 제거되는 경우, 차동 전압이 제 1 및 제 2 노드(na,nb)를 가로질러 전개된다. 이러한 차동 전압은 기준 셀(322)의 저항에 비교되는 박막 요소(314)의 저항에 의하여 판정된다. 기준 셀(322)의 저항은 박막 요소(314)의 공칭 저항 및 낮은 저항 상태에서의 그 저항의 평균값과 동일한 값을 가질 수 있다. 차동 전압을 전개하는 짧은 지연이 지난 다음, 제 3 제어 신호(LV3)는 액세스 트랜지스터(316,336)를 턴오프하여 차동 증폭기(320)로부터의 메모리 셀 및 기준 셀(312,322)을 격리한다.
두 번째 단계는 p-채널 트랜지스터(330)를 턴온하여 차동 증폭기(320)의 노드(na,nb)가 전체 VDD전압이 되도록 함으로써 수행된다. 전체 VDD전압은 풀 스윙 논리 신호(a full swing logical signal)로서의 레지스터(310) 상태를 레지스터(310)의 데이터 출력에 연결된 논리 회로로 전달한다. 레지스터(310)의 데이터 출력은 제 1 노드(na)로부터 얻어진다.
판독 동작 동안, 박막 메모리 요소(314)는 액세스 트랜지스터 및 기록 트랜지스터(316,318)에 의하여 전체 VDD로부터 격리되는데, 액세스 트랜지스터 및 기록트랜지스터는 제 3 클록 신호(LV3) 및 기록 신호(W)에 의하여 제어된다. 액세스 트랜지스터(316)는 게이트 전압(VGATE)에서 액세스 트랜지스터(316)의 바디 효과 임계 전압만큼을 뺀 나머지 전압으로 전압(VR)을 제한하는 전압 폴로워(a voltage follower)로서 기능한다. 액세스 트랜지스터(316) 상의 게이트 전압은 제 3 클록 신호(LV3)를 전체 VDD전압보다 더 낮은 전압(예컨대, VDD/2)으로 제한함으로써 제한된다. 기록 신호(W)는 기록 트랜지스터(318)를 온-오프 스위치로서 작동시킨다. 그러므로, 판독 동작 동안 제 2 노드(nb)의 높은 전압이 박막 메모리 요소(314)로 인가되지 않는다.
본 발명은 재기록 불능 박막 데이터 저장 장치에 관한 것이다. 재기록 불능 메모리는 일반적으로 칩/제조자 ID, 액세스 코드 및 에러 맵(error map)과 같은 주요 칩 정보를 영구적으로 저장하는데 이용된다.
또한, 재기록 불능 박막 메모리는 임의의 특정 애플리케이션으로 제한되지 않는다. 임의의 저비용, 영구 저장 애플리케이션을 위하여 이용될 수도 있다. 칩/제조자 ID와, 액세스 코드와, 에러 맵에 더하여, 재기록 불능 박막 메모리를 위한 애플리케이션에는 디지털 카메라를 위한 재기록 불능 디지털 필름과, 재기록 불능 MP3 디지털 오디오 저장장치와, 패스워드 또는 보안을 위한 재기록 불능 사용자 ID 필드와, 프로그램 코드 저장 장치 등이 포함된다.
본 발명은 이상에서 예시되고 설명된 특정 실시예들로 제한되는 것이 아니다. 대신에, 본 발명은 다음의 청구 범위에 따라서 해석된다.

Claims (10)

  1. 데이터 저장 장치(8,210,310)로서,
    박막 메모리 셀(12,110,312)의 그룹(a group of thin-film memory cells)과,
    상기 메모리 셀 적어도 일부에 대하여 기록 전위(write potentials)를 인가하는 회로(18 내지 24,218,320)를 포함하되,
    상기 메모리 셀(12,110,312)은 상기 기록 전위가 인가되는 경우 손상되는(damaged) 박막 장벽(thin-film barriers)(36)을 구비한
    데이터 저장 장치(8,210,310)
  2. 제 1 항에 있어서,
    상기 그룹은 메모리 셀(12)의 어레이(10,212)인
    데이터 저장 장치(8,210,310)
  3. 제 2 항에 있어서,
    상기 회로(18 내지 24)는 재기록 동작(re-write operations) 동안 메모리 셀 제 1 그룹을 지나는 워드 라인 및 비트 라인(word and bit lines)(14,16)에 대하여 제 1 및 제 2 기록 전위를 인가- 상기 제 1 및 제 2 기록 전위는 상기 제 1 그룹의선택된 메모리 셀에서 절연 파괴(dielectric breakdown)를 야기하지 않음 -하고, 상기 회로(18 내지 24)는 재기록 불능 기록 동작(write-once operations) 동안 메모리 셀 제 2 그룹을 지나는 워드 라인 및 비트 라인(14,16)에 대하여 제 3 및 제 4 기록 전위를 인가- 상기 제 3 및 제 4 기록 전위는 상기 제 2 그룹의 선택된 메모리 셀(12)에서 절연 파괴를 야기함 -하는
    데이터 저장 장치(8,210,310)
  4. 제 3 항에 있어서,
    상기 제 1 그룹의 상기 메모리 셀(12)이 제 1 논리 값에 대응하는 공칭 저항(a nominal resistance)과 제 2 논리 값에 대응하는 제 2 저항 상태 사이에서 스위칭될 수 있고, 상기 제 2 그룹의 상기 메모리 셀(12)은 상기 제 1 논리 값에 대응하는 상기 공칭 저항을 가지거나 상기 제 2 논리 값에 대응하는 제 3 저항 상태를 가지되, 상기 공칭 저항, 제 2 저항 및 제 3 저항이 서로 다른
    데이터 저장 장치(8,210,310)
  5. 제 2 항에 있어서,
    다수의 워드 라인과 비트 라인(14,16)을 더 포함- 각각의 메모리 셀(12)은 하나의 워드 라인(14)과 하나의 비트 라인(16)의 교차점(a cross point)에 있음 -하고, 상기 회로(18 내지 24)는
    감지 증폭기(a sense amplifier)(54)와,
    각각의 워드 라인(14)을 위한 제 1 스위치(52)- 각각의 제 1 스위치(52)는 판독 및 기록 동작을 위하여 선택된 행(a selected row)을 그라운드(ground)로 연결하고, 판독 동작 동안 선택되지 않은 행(an unselected row)을 어레이 전압(an array voltage)으로 연결하고, 재기록 불능 기록 동작 동안 선택되지 않은 행들을 절반 선택 기록 전압(a half-select write voltage)으로 연결함 -와,
    각각의 비트 라인(16)을 위한 제 2 스위치(56)- 각각의 제 2 스위치(56)는 판독 및 기록 동작 동안 선택된 비트 라인을 상기 감지 증폭기(54)의 입력으로 연결하고, 판독 동작 동안 선택되지 않은 비트 라인들을 상기 어레이 전압으로 연결하고, 재기록 불능 기록 동작 동안 선택되지 않은 비트 라인들을 절반 선택 전압으로 연결함 -를 포함하는
    데이터 저장 장치(8,210,310)
  6. 제 5 항에 있어서,
    상기 감지 증폭기(54)는 판독 동작 동안 선택된 메모리 셀(12)의 저항 상태(resistances states)를 감지하고 재기록 동작 동안 선택된 메모리 셀에 대하여 재기록 전위를 인가하며, 재기록 불능 기록 동작 동안 상기 감지 증폭기(54)는 그라운드 전위를 인가하여 선택된 메모리 셀에 논리 '0'을 기록하고 절반 선택 전압의 두 배(twice the half-select voltage)를 인가하여 선택된 메모리 셀(12)에 논리 '1'을 기록하는
    데이터 저장 장치(8,210,310)
  7. 제 2 항에 있어서,
    상기 회로는 선택된 메모리 셀(110)의 저항 상태를 감지하기 위한 버퍼 증폭기(224)와 비율형 전류 미러(a ratioed current mirror)(228)를 포함하는 감지 증폭기(218)를 포함하는
    데이터 저장 장치(210).
  8. 제 1 항에 있어서,
    상기 그룹이 재기록 불능 메모리 셀(312)의 레지스터를 포함하는
    데이터 저장 장치(310).
  9. 제 8 항에 있어서,
    상기 회로는 차동 증폭기(a differential amplifier)(320)와 기준 요소(a reference element)(322)를 포함하되, 상기 선택된 메모리 셀(312)에 대한 판독 동작 동안 상기 차동 증폭기(320)는 선택된 메모리 셀(312) 및 상기 기준 요소(322)를 통하여 흐르는 감지 전류와 기준 전류 사이의 차이- 상기 차이는 상기 선택된 메모리 셀의 저항 상태를 나타냄 -를 지시하며, 기록 동작 동안 상기 차동 증폭기는 전체 기록 전압(a full write voltage)을 생성하고,
    상기 회로는 입력 라인의 상태에 따라서 노드를 풀다운(pulling down)하는 트랜지스터(326,328)를 더 포함하는
    데이터 저장 장치(310).
  10. 제 1 항에 있어서,
    각각의 메모리 셀은 메모리 요소(a memory element)(112)와, 상기 메모리 요소(112)를 위한 액세스 트랜지스터(an access transistor)(114)를 포함하고, 상기 메모리 요소(112)에 인가된 전압은 상기 액세스 트랜지스터(114)의 게이트 전압을 제어함으로써 제한되는
    데이터 저장 장치(8,210,310).
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