KR20230004076A - 리드 기준 전류 생성기 - Google Patents

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KR20230004076A
KR20230004076A KR1020210085879A KR20210085879A KR20230004076A KR 20230004076 A KR20230004076 A KR 20230004076A KR 1020210085879 A KR1020210085879 A KR 1020210085879A KR 20210085879 A KR20210085879 A KR 20210085879A KR 20230004076 A KR20230004076 A KR 20230004076A
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아르투르 안토니안
김지은
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삼성전자주식회사
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Abstract

본 발명의 일 실시예에 따른 리드 기준 전류 생성기는 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 리드 기준 전류를 생성하는 온도 계수 조절기와, 상기 리드 기준 전류를 입력받고, 상기 리드 기준 전류의 절대값을 서로 다른 스케일 팩터로 조절하여 복수의 브랜치 전류들을 생성하는 복수의 레플리카 회로들과, 제2 제어 신호에 응답하여 상기 온도 계수 조절기와 상기 복수의 레플리카 회로들의 연결을 제어하는 복수의 스위치들을 포함하고, 상기 복수의 레플리카 회로들 각각의 등가 저항 값은 데이터 리드 경로의 등가 저항 값의 배수에 해당하며, 상기 데이터 리드 경로는 선택 메모리 셀과 선택 비트라인의 전압 레벨을 정해진 값으로 클램핑하는 클램핑 회로를 포함한다.

Description

리드 기준 전류 생성기{READ REFERENCE CURRENT GENERATOR}
본 발명은 리드 기준 전류 생성기에 관한 것이다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이면서 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 그러한 차세대 메모리 장치들로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory), 그리고 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory)등 이 있다. 차세대 메모리 장치에서 메모리 셀을 구성하는 물질들의 공통점들 중의 하나는 전류 또는 전압이 인가된 상태에 따라 저항값이 가변된다는 것이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 최대 비트라인 전류의 온도 계수를 조절하는 온도 계수 조절기의 사이즈가 감소된 리드 기준 전류 생성기를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 리드 기준 전류 생성기는 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 리드 기준 전류를 생성하는 온도 계수 조절기와, 상기 리드 기준 전류를 입력받고, 상기 리드 기준 전류의 절대값을 서로 다른 스케일 팩터로 조절하여 복수의 브랜치 전류들을 생성하는 복수의 레플리카 회로들과, 제2 제어 신호에 응답하여 상기 온도 계수 조절기와 상기 복수의 레플리카 회로들의 연결을 제어하는 복수의 스위치들을 포함하고, 상기 복수의 레플리카 회로들 각각의 등가 저항 값은 데이터 리드 경로의 등가 저항 값의 배수에 해당하며, 상기 데이터 리드 경로는 선택 메모리 셀과 선택 비트라인의 전압 레벨을 정해진 값으로 클램핑하는 클램핑 회로를 포함한다.
본 발명의 일 실시 예에 따른 리드 기준 전류 생성기는 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류를 생성하는 제1 온도 계수 조절기와, 제2 제어 신호에 응답하여 서로 다른 절대값과 서로 다른 온도 계수를 갖는 제2 리드 기준 전류들을 생성하는 복수의 제2 온도 계수 조절기들과, 선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정하는 레플리카 회로와, 제3 제어 신호에 응답하여 상기 복수의 제2 온도 계수 조절기들과 상기 레플리카 회로의 연결을 제어하는 복수의 스위치들을 포함한다.
본 발명의 일 실시 예에 따른 리드 기준 전류 생성기는 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류를 생성하는 온도 계수 조절기와, 제2 제어 신호에 응답하여 서로 다른 절대값을 갖는 제2 리드 기준 전류들을 생성하는 복수의 전류원들과, 선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정하는 레플리카 회로와, 제3 제어 신호에 응답하여 상기 복수의 제2 온도 계수 조절기들과 상기 레플리카 회로의 연결을 제어하는 복수의 스위치들을 포함한다.
본 발명의 일 실시 예에 따른 리드 기준 전류 생성기는 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류를 생성하는 제1 온도 계수 조절기와, 상기 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제2 리드 기준 전류들을 생성하는 복수의 제2 온도 계수 조절기들과, 선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정하는 레플리카 회로와, 제2 제어 신호에 응답하여 상기 복수의 제2 온도 계수 조절기들과 상기 레플리카 회로의 연결을 제어하는 복수의 스위치들을 포함한다.
본 발명의 일 실시 예에 따르면, 리드 기준 전류 생성기의 사이즈를 감소시킬 수 있고, 칩 사이즈를 감소시킬 수 있는 효과 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단히 나타낸 도면이다.
도 2는 도 1에 적용되는 메모리 셀의 일 실시예로서 STT-MRAM의 구성 예시도이다.
도 3은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기의 동작을 설명하기 위한 도면이다.
도 4는 도 3의 온도 계수 조절기를 나타낸 회로도이다.
도 5는 도 4의 TC 조절기가 생성하는 레플리카 전류를 나타낸다.
도 6은 도 4의 TC 조절기가 생성할 수 있는 리드 기준 전류들을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 타겟 리드 전류가 생성되는 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기가 생성할 수 있는 타겟 리드 전류들을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 리드 기준 전류 생성기의 동작을 설명하기 위한 도면이다.
도 10는 도 9의 온도 계수 조절기를 나타낸 회로도이다.
도 11은 본 발명의 일 실시예에 따른 타겟 리드 전류가 생성되는 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 리드 기준 전류 생성기가 생성할 수 있는 타겟 리드 전류들을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기의 동작을 설명하기 위한 도면이다.
도 14는 도 13의 온도 계수 조절기를 나타낸 회로도이다.
도 15는 본 발명의 일 실시예에 따른 타겟 리드 전류가 생성되는 방법을 설명하기 위한 도면이다.
도 16는 본 발명의 일 실시예에 따른 리드 기준 전류 생성기가 생성할 수 있는 타겟 리드 전류들을 나타낸다.
도 17은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기가 생성할 수 있는 타겟 리드 전류들을 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단히 나타낸 도면이고, 도 2는 도 1에 적용되는 메모리 셀의 일 실시예로서 STT-MRAM의 구성 예시도이다.
도 1을 참조하면, 메모리 장치(1)는 메모리 셀 어레이(10), 로우 디코더(20), 기준 전류 생성기(30), 버퍼(40), 및 센스 앰프(50)를 포함할 수 있다.
메모리 장치(1)는 저항 변화 메모리 장치일 수 있다. 메모리 셀 어레이(10)를 구성하는 각 메모리 셀이, 하나의 가변저항 소자와 하나의 스위칭 소자로 이루어지고, 상기 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극, 및 그 사이에 있는 유전체(dielectric material)로 형성된 경우, 메모리 장치(1)는 MRAM(magnetoresistive random access memory)일 수 있다. 본 발명의 실시 예에서는 설명의 편의상 MRAM을 위주로 도시하고 설명할 것이나, PRAM, RRAM 등에도 본 발명의 기술이 응용적으로 적용될 수 있다.
메모리 셀 어레이(10)는 복수의 워드라인들(WL0, WL1) 및 복수의 비트라인들(BL0, BL1)이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 일례로, 메모리 셀(MC)은 하나의 스위칭 소자와 하나의 MJT(magnetic tunnel junction) 소자로 이루어진 STT-MRAM(Spin transfer torque-MRAM) 셀일 수 있다. STT-MRAM의 구현 예를 보인 도 2를 참조하면, 메모리 셀(MC)은 MTJ(Magnetic Tunnel Junction) 소자(20) 및 선택 트랜지스터(CT)를 포함할 수 있다. 선택 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인; WL0)에 연결되고, 선택 트랜지스터(CT)의 일 전극은 MTJ 소자(20)를 통해 비트라인(예컨대, 제 1 비트라인; BL0)에 연결될 수 있다. 또한 선택 트랜지스터(CT)의 다른 전극은 소스라인(예컨대, 제 1 소스라인; SL0)에 연결될 수 있다. MTJ 소자(20)는 고정층(fixed layer; 23), 자유층(free layer; 21) 및 이들 사이에 형성된 터널층(22)을 포함할 수 있다. 고정층(23)의 자화 방향은 고정되어 있으며, 자유층(21)의 자화 방향은 조건에 따라 고정층(23)의 자화 방향과 같거나 역방향이 될 수 있다. 예컨대, 고정층(23)의 자화 방향을 고정시켜 주기 위하여, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
MTJ 소자(20)의 저항값은 자유층(21)의 자화 방향에 따라 달라질 수 있다. 이 때, 자유층(21)의 자화 방향이 고정층(23)의 자화 방향과 동일할 때, MTJ 소자(20)는 낮은 저항값을 가지며, 데이터 '0'을 저장할 수 있다. 또한, 자유층(21)의 자화 방향이 고정층(23)의 자화 방향과 역방향일 때, MTJ 소자(20)는 높은 저항값을 가지며, 데이터 '1'을 저장할 수 있다. 도 2에서는 MTJ 소자(20)의 자유층(21)과 고정층(23)을 수평 자기 소자로 도시하였으나, 이에 한정되는 것은 아니고 자유층(21)과 고정층(23)은 수직 자기 소자를 이용할 수도 있다.
STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 선택 트랜지스터(CT)를 턴 온 시키고, 소스 라인(SL0)으로부터 비트라인(BL0) 방향으로 리드 전류(IREAD)를 인가하여, MTJ 소자(20)에 저장된 데이터를 판별할 수 있다. 이 때, 비트라인(BL0)으로 과도한 리드 전류가 흐를 경우 자유층(21)의 자화 방향이 변할 수 있으며, 이에 따라 MTJ 소자(20)에 저장된 데이터가 변동될 수 있다. 메모리 장치는 비트라인 전압을 제어하여 리드 전류의 세기를 제한할 수 있다.
본 발명의 실시 예에서는 리드 동작을 중심으로 도시하고 설명하기로 한다.
다시 도 1을 참조하면, 복수의 메모리 셀들(MC)은 노말 메모리 셀과 기준 메모리 셀을 포함할 수 있다. 기준 메모리 셀은 노말 메모리 셀의 데이터를 센싱하기 위한 메모리 셀로서 이용될 수 있다. 일례로, 노말 메모리 셀이 제1 저항 상태(예컨대, 데이터 '1')를 나타낼 때 상기 노말 메모리 셀의 가변 저항 소자는 제1 저항값을 가질 수 있다. 또한, 노말 메모리 셀이 제2 저항 상태(예컨대, 데이터 '0')를 나타낼 때 상기 노말 메모리 셀의 가변 저항 소자는 제2 저항값을 가질 수 있다. 기준 메모리 셀의 가변 저항 소자의 저항값은 상기 제1 저항값과 상기 제2 저항값 사이의 중간값을 가질 수 있다. 하나의 센스 앰프(50)에 연결된 비트라인들 중에서 두개의 비트라인들은 기준 메모리 셀들을 제공하는데 이용될 수 있으나, 기준 메모리 셀들을 제공하는 비트라인들의 개수는 다양하게 변경될 수 있다.
선택 메모리 셀(TC)에 저장된 데이터를 리드하기 위한 리드 동작에서, 로우 디코더(20)는 제1 워드라인(WL0)으로 리드 전압(예컨대, 전원 전압)을 입력할 수 있다. 제1 워드라인(WL0)은 선택 워드라인일 수 있으며, 제1 워드라인(WL0)에 연결된 스위칭 소자들은 턴-온될 수 있다. 비트라인들과 센스 앰프(50) 사이에 존재하는 스위치들의 온오프 동작에 따라, 비트라인들(BL0, BL1)은 선택 비트라인들(BL0, BL1)로 선택될 수 있다. 선택 워드라인(WL0)과 선택 비트라인(BL1)에 연결된 선택 메모리 셀(TC)은 타겟 메모리 셀로 지칭될 수 있고, 선택 워드라인(WL0)과 선택 비트라인(BL0)에 연결된 선택 메모리 셀(RC)은 기준 메모리 셀로 지칭될 수 있고,
리드 기준 전류 생성기(30)는 선택 비트라인(BL0, BL1)의 전압 레벨을 결정할 수 있다. 상기 결정된 전압 레벨은 선택 비트라인(BL0, BL1)에 흐를 수 있는 최대 리드 전류인 타겟 리드 전류를 결정할 수 있다. 상기 타겟 리드 전류는 최대 비트라인 전류를 의미할 수 있다. 기준 클램프 전압(VCLAMP_REF)은 리드 기준 전류 생성기(30)가 결정한 타겟 리드 전류에 의해서 생성되는 전압일 수 있다. 버퍼(40)는 리드 기준 전류 생성기(30)가 생성한 타겟 리드 전류를 버퍼링하는 OTA(operational transconductance amplifier)일 수 있다. 버퍼(40)는 기준 클램프 전압(VCLAMP_REF)을 안정화시켜서 클램프 전압(VCLAMP)으로 출력할 수 있다.
클램핑 회로(NT0, NT1)는 클램프 전압(VCLAMP)에 응답하여 선택 비트라인의 전압 레벨을 정해진 값으로 클램핑할 수 있다. 클램핑 회로(NT0, NT1)는 NMOS 트랜지스터들을 포함할 수 있다.
NMOS 트랜지스터들(NT0, NT1)은 클램프 전압(VCLAMP)에 응답하여 제1 비트라인(BL0)으로 제1 비트라인 전압(V0)을 공급할 수 있고, 제2 비트라인(BL1)으로 제2 비트라인 전압(V1)을 공급할 수 있다. 제1 비트라인 전압(V0)의 레벨과 제2 비트라인 전압(V1)의 레벨은 서로 동일할 수 있다. 제1 비트라인 전압(V0)에 의해 제1 소스 라인(SL0)으로부터 제1 비트라인(BL0)으로 제1 리드 전류(IREAD0)가 흐를 수 있고, 제2 비트라인 전압(V1)에 의해 제2 소스 라인(SL1)으로부터 제2 비트라인(BL1)으로 제2 리드 전류(IREAD1)가 흐를 수 있다. 비트라인들과 센스 앰프(50) 사이에 존재하는 스위치들의 온오프 동작에 따라, 선택 비트라인들(BL0, BL1)에만 비트라인 전압(V0, V1)이 공급될 수 있다.
제1 비트라인(BL0)에 흐르는 제1 리드 전류(IREAD0)의 레벨은 기준 메모리 셀(RC)의 저항 상태에 따라 달라질 수 있고, 제2 비트라인(BL1)에 흐르는 제2 리드 전류(IREAD1)의 레벨은 타겟 메모리 셀(TC)의 저항 상태에 따라 달라질 수 있다.
센스 앰프(50)는 제1 비트라인(BL0)에 흐르는 제1 리드 전류(IREAD0)와 제2 비트라인(BL1)에 흐르는 제2 리드 전류(IREAD1)를 입력받을 수 있다. 센스 앰프(50)는 제1 리드 전류(IREAD0)와 제2 리드 전류(IREAD1)를 비교하고, 비교의 결과에 기초하여, 타겟 메모리 셀(TC)에 저장된 데이터를 '0' 또는 '1'로 판별할 수 있다. 예컨대, 제2 리드 전류(IREAD1)의 레벨이 제1 리드 전류(IREAD0)의 레벨보다 크면 타겟 메모리 셀(TC)에 저장된 데이터를 '1'로 판별할 수 있고, 제2 리드 전류(IREAD1)의 레벨이 제1 리드 전류(IREAD0)의 레벨보다 작으면 타겟 메모리 셀(TC)에 저장된 데이터를 '0'으로 판별할 수 있다. 센스 앰프(50)는 판별 결과(OUT)를 출력할 수 있다.
비트라인으로 과도한 리드 전류가 흐를 경우 가변 저항 소자의 저항값이 변할 수 있다. 따라서, 리드 기준 전류 생성기(30)는 비트라인 전압의 레벨을 정해진 값으로 클램핑함으로써 리드 전류의 세기를 제한할 수 있다.
본 발명의 일 실시예에 따르면, 최대 비트라인 전류의 온도 계수를 조절하는 온도 계수 조절기의 사이즈를 감소시킬 수 있다. 따라서, 온도 계수 조절기를 포함하는 리드 기준 전류 생성기(30)의 사이즈를 줄일 수 있다. 또한, 타겟 리드 전류를 결정하는 리드 기준 전류들의 온도 계수와 절대값을 서로 다른 소자들로 제어할 수 있다. 따라서, 안정된 타겟 리드 전류의 공급이 보장될 수 있다. 또한, 타겟 리드 전류의 범위도 다양하게 조절할 수 있다.
도 3은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기의 동작을 설명하기 위한 도면이고, 도 4는 도 3의 온도 계수 조절기를 나타낸 회로도이다.
도 3을 참조하면, 리드 기준 전류 생성기(100)는 온도 계수(temperature coefficient(TC)) 조절기 블락(110), 스위치 블락(120), 및 레플리카 회로(130)를 포함할 수 있다. 레플리카 회로(130)는 데이터 리드 경로(RP)의 소자들과 동일한 소자들로 구현될 수 있다. 데이터 리드 경로(RP)는 타겟 메모리 셀에 저장된 데이터가 센스 앰프로 전달되는 전기적인 경로를 의미할 수 있으며, 상기 데이터 리드 경로는 선택 메모리 셀과 클램핑 회로(M)를 포함할 수 있다. 선택 메모리 셀은 스위칭 소자(CTR)와 가변저항 소자(MTJ)를 포함할 수 있다.
TC 조절기 블락(110)은 복수의 TC 조절기들(111-115)을 포함할 수 있다. 복수의 TC 조절기들(111-115)은 제1 TC 조절기(115), 및 서로 다른 스케일 팩터를 갖는 제2 TC 조절기들(111-114)을 포함할 수 있다. 제1 TC 조절기(115)의 스케일 팩터는 제2 TC 조절기들(111-114)의 스케일 팩터들 중에서 어느 하나와 동일할 수 있다. 복수의 TC 조절기들(111-115)의 스케일 팩터는 상술한 바와 같이 한정되는 것은 아니고 다양한 스케일 팩터를 가질 수 있다.
복수의 TC 조절기들(111-115) 각각은 리드 기준 전류(IREF0-IREF4)를 생성할 수 있다. 제1 TC 조절기(115)는 제1 제어 신호(CTRL)에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류(IREF4)를 생성할 수 있다. 제2 TC 조절기들(111-114)은 제1 제어 신호(CTRL)에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제2 리드 기준 전류들(IREF0-IREF3)을 생성할 수 있다. 상기 온도 계수는 온도에 대한 리드 기준 전류 레벨의 변화율을 의미하며, 온도 기울기로도 지칭될 수 있다. 일례로, 복수의 TC 조절기들(111-115)은 동일한 온도 계수를 갖는 리드 기준 전류를 생성하도록 제어될 수 있다.
도 4를 참조하면, PTAT(proportional to absoulte temperature) 전류원(210)은 온도에 비례하는 특성을 갖는 제1 출력 전류를 생성할 수 있다. CTAT(complementary to absoulte temperature) 전류원(220)은 온도에 반비례 하는 특성을 갖는 제2 출력 전류를 생성할 수 있다. TC 조절기(200)는 PTAT 전류원(210)의 제1 출력 전류와 CTAT 전류원(220)의 제2 출력 전류에 응답하여 리드 기준 전류(IREF)를 출력하는 전류 미러 회로(230)를 포함할 수 있다. 도 3의 복수의 TC 조절기들(111-115) 각각은 도 4에 도시된 전류 미러 회로(230)를 포함할 수 있으며, PTAT 전류원(210)와 CTAT 전류원(220)을 서로 공유할 수 있다.
전류 미러 회로(230)는 제1 전류 미러 회로와 제2 전류 미러 회로를 포함할 수 있다. 상기 제1 전류 미러 회로는 제1 PMOS 트랜지스터들(P0, P1, P2), 및 제1 PMOS 트랜지스터들(P0, P1, P2)과 연결된 제1 스위치들(S0, S1, S2)을 포함할 수 있다. 상기 제2 전류 미러 회로는 제2 PMOS 트랜지스터들(bP0, bP1, bP2), 및 제2 PMOS 트랜지스터들(bP0, bP1, bP2)과 연결된 제2 스위치들(bS0, bS1, bS2)을 포함할 수 있다.
제1 스위치들(S0, S1, S2)은 제1 제어 신호(CTRL)에 응답하여 동작할 수 있고, 제2 스위치들(bS0, bS1, bS2)은 제2 제어 신호(bCTRL)에 응답하여 동작할 수 있다. 제2 제어 신호(CTRL2)는 제1 제어 신호(CTRL1)의 상보 신호일 수 있다. 따라서, 제1 스위치들(S0, S1, S2)과 제2 스위치들(bS0, bS1, bS2)은 제어 신호(CTRL, bCTRL)에 응답하여 서로 상보적으로 제어될 수 있다.
제1 PMOS 트랜지스터들(P0, P1, P2)은 PTAT 전류원(210)에 연결되고, PTAT 전류원(210)의 제1 출력 전류를 미러링하여 복수의 제1 레플리카 전류들(I0-I2)을 생성할 수 있다. 제1 스위치들(S0, S1, S2)은 제1 제어 신호(CTRL1)에 응답하여 복수의 제1 레플리카 전류들(I0-I2) 중에서 선택된 일부를 출력할 수 있다.
제2 PMOS 트랜지스터들(bP0, bP1, bP2)은 CTAT 전류원(220)에 연결되고, CTAT 전류원(220)의 제2 출력 전류를 미러링하여 복수의 제2 레플리카 전류들(bI0-bI2)을 생성할 수 있다. 제2 스위치들(bS0, bS1, bS2)은 제2 제어 신호(bCTRL)에 응답하여 복수의 제2 레플리카 전류들(bI0-bI2) 중에서 선택된 일부를 출력할 수 있다.
제1 스위치들(S0, S1, S2)과 제2 스위치들(bS0, bS1, bS2)은 서로 상보적으로 제어되므로, 제1 전류(I0)와 제2 전류(bI0) 중에서 어느 하나가 출력될 수 있고, 제1 전류(I1)와 제2 전류(bI1) 중에서 어느 하나가 출력될 수 있으며, 제1 전류(I2)와 제2 전류(bI2) 중에서 어느 하나가 출력될 수 있다.
제1 PMOS 트랜지스터들(P0, P1, P2) 각각의 사이즈는 제1 PMOS 트랜지스터들(P0, P1, P2)마다 서로 다를 수 있고, 제2 PMOS 트랜지스터들(bP0, bP1, bP2) 각각의 사이즈는 제2 PMOS 트랜지스터들(bP0, bP1, bP2)마다 서로 다를 수 있다. 또한, 서로 상보적으로 제어되는 제1 PMOS 트랜지스터(P0, P1, P2)의 사이즈와 제2 PMOS 트랜지스터(bP0, bP1, bP2)의 사이즈는 서로 동일할 수 있다. 예컨대, 제1 PMOS 트랜지스터(P0)의 사이즈와 제2 PMOS 트랜지스터(bP0)의 사이즈는 서로 동일할 수 있고, 제1 PMOS 트랜지스터(P1)의 사이즈와 제2 PMOS 트랜지스터(bP1)의 사이즈는 서로 동일할 수 있으며, 제1 PMOS 트랜지스터(P2)의 사이즈와 제2 PMOS 트랜지스터(bP2)의 사이즈는 서로 동일할 수 있다.
도 5는 도 4의 TC 조절기가 생성하는 레플리카 전류를 나타내고, 도 6은 도 4의 TC 조절기가 생성할 수 있는 리드 기준 전류들을 나타낸다.
도 4와 도 5를 함께 참조하면, 제1 PMOS 트랜지스터들(P0, P1, P2) 각각의 사이즈는 제1 PMOS 트랜지스터들(P0, P1, P2)마다 서로 다르므로, 복수의 제1 레플리카 전류들(I0-I2) 각각의 온도 기울기 및 절대값은 복수의 제1 레플리카 전류들(I0-I2)마다 서로 다를 수 있다. 일례로, 제1 레플리카 전류(I0)는 제1 양의 온도 기울기(예컨대, a)와 제1 절대값(예컨대, k)을 가질 수 있고, 제1 레플리카 전류(I1)는 제2 양의 온도 기울기(예컨대, 2a)와 제2 절대값(예컨대, 2k)을 가질 수 있으며, 제1 레플리카 전류(I2)는 제3 양의 온도 기울기(예컨대, 4a)와 제3 절대값(예컨대, 4k)을 가질 수 있다.
제2 PMOS 트랜지스터들(bP0, bP1, bP2) 각각의 사이즈는 제2 PMOS 트랜지스터들(bP0, bP1, bP2)마다 서로 다르므로, 복수의 제2 레플리카 전류들(bI0-bI2) 각각의 온도 기울기 및 절대값은 복수의 제2 레플리카 전류들(bI0-bI2)마다 서로 다를 수 있다. 일례로, 제2 레플리카 전류(I0)는 제1 음의 온도 기울기(예컨대, -a)와 제1 절대값(예컨대, k)을 가질 수 있고, 제2 레플리카 전류(I1)는 제2 음의 온도 기울기(예컨대, -2a)와 제2 절대값(예컨대, 2k)을 가질 수 있으며, 제2 레플리카 전류(I2)는 제3 음의 온도 기울기(예컨대, -4a)와 제3 절대값(예컨대, 4k)을 가질 수 있다.
서로 상보적으로 제어되는 제1 PMOS 트랜지스터(P0, P1, P2)의 사이즈와 제2 PMOS 트랜지스터(bP0, bP1, bP2)의 사이즈는 서로 동일하므로, 한쌍의 제1 레플리카 전류(I0-I2)와 제2 레플리카 전류(bI0-bI2)는 서로 다른 부호의 온도 기울기, 및 서로 동일한 절대값을 가질 수 있다.
일례로, 제1 제어 신호(CTRL)에 응답하여 제1 스위치(S1)가 턴-온 되고 제1 스위치들(S0, S2)이 턴-오프될 수 있고, 제2 제어 신호(bCTRL)에 응답하여 제2 스위치들(bS0, bS2)이 턴-온 되고 제2 스위치(bS1)가 턴-오프될 수 있다. 따라서, TC 조절기(200)가 생성할 수 있는 리드 기준 전류(IREF)는 제1 레플리카 전류(I1)와 제2 레플리카 전류들(bI0, bI2)의 합일 수 있다. 도 5에 도시한 실시 예에서 리드 기준 전류(IREF)는 아래와 같이 나타낼 수 있다.
IREF
= I1 + bI0 + bI2
= [2a(T-25℃)+2k] + [-a (T-25℃)+k] + [-4a (T-25℃)+4k]
= -3a (T-25℃)+7k
여기서, T는 메모리 장치 내부의 현재 온도를 의미하고, -3a는 리드 기준 전류(IREF)의 온도 기울기를 의미하고, 7k는 25℃에서 리드 기준 전류(IREF)의 절대값을 의미할 수 있다.
TC 조절기(200)는 복수의 PMOS 트랜지스터들(P0, P1, P2, bP0, bP1, bP2)이 생성하는 미러 전류들을 조합하여 리드 기준 전류(IREF)의 온도 기울기를 조절할 수 있다.
도 4와 도 6을 참조하면, TC 조절기(200)가 생성할 수 있는 리드 기준 전류(IREF)의 경우의 수는 2n개일 수 있다. 여기서, n은 TC 조절기(200)에 포함된 PMOS 트랜지스터 쌍(P0와 bP0, P1과 bP1, P2와 bP2)의 개수를 나타낼 수 있다. 도 4에 도시된 실시예에서, TC 조절기(200)에 포함된 PMOS 트랜지스터 쌍(P0와 bP0, P1과 bP1, P2와 bP2)의 개수가 3개이므로, TC 조절기(300)가 출력할 수 있는 리드 기준 전류(IREF)의 경우의 수는 8개(a~h)일 수 있다. 하나의 TC 조절기(200)가 출력할 수 있는 리드 기준 전류들(IREF)은 특정 온도(예컨대, 25℃)에서 절대값(예컨대, 7k)이 동일하고, 온도 기울기만 다를 수 있다.
다시 도 3을 참조하면, 복수의 TC 조절기들(111-115)은 서로 동일한 온도 계수를 갖는 리드 기준 전류들(IREF0-IREF4)을 출력하도록 제어될 수 있다. 복수의 TC 조절기들(111-115) 각각은 복수의 TC 조절기들(111-115)마다 서로 다른 스케일 팩터를 가질 수 있다. 따라서, 복수의 TC 조절기들(111-115)이 출력하는 리드 기준 전류들(IREF0-IREF4)은 서로 동일한 온도 기울기, 및 서로 다른 절대값을 가질 수 있다. 상기 스케일 팩터는 복수의 TC 조절기들(111-115)에 포함된 PMOS 트랜지스터들 각각의 사이즈에 따라 결정될 수 있다.
레플리카 회로(130)는 선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정할 수 있다. 스위치 블락(120)은 제2 TC 조절기들(111-114)과 연결된 복수의 스위치들(SW0-SW3)을 포함할 수 있다. 복수의 스위치들(SW0-SW3)은 제2 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 동작할 수 있으며, 제2 TC 조절기들(111-114)과 레플리카 회로(130)의 연결을 제어할 수 있다.
제1 스위치(SW0)는 제2 제어 신호(TRIM<0>)에 응답하여 제2 TC 조절기(111)의 제2 리드 기준 전류(IREF0)를 레플리카 회로(130)로 출력할 수 있고, 제2 스위치(SW1)는 제2 제어 신호(TRIM<1>)에 응답하여 제2 TC 조절기(112)의 제2 리드 기준 전류(IREF1)를 레플리카 회로(130)로 출력할 수 있으며, 제3 스위치(SW2)는 제2 제어 신호(TRIM<2>)에 응답하여 제2 TC 조절기(113)의 제2 리드 기준 전류(IREF2)를 레플리카 회로(130)로 출력할 수 있고, 제4 스위치(SW3)는 제2 제어 신호(TRIM<3>)에 응답하여 제2 TC 조절기(114)의 제2 리드 기준 전류(IREF3)를 레플리카 회로(130)로 출력할 수 있다. 제1 TC 조절기(115)는 제1 리드 기준 전류(IREF4)를 레플리카 회로(130)로 출력할 수 있다.
일례로, 제2 TC 조절기(111)의 스케일 팩터가 1/8이고, 제2 TC 조절기(112)의 스케일 팩터가 1/4이고, 제2 TC 조절기(113)의 스케일 팩터가 1/2이고, 제2 TC 조절기(114)의 스케일 팩터가 1이고, 제1 TC 조절기(115)의 스케일 팩터가 1/8일 수 있다. 스케일 팩터가 1일 때, 리드 기준 전류(IREF)가 -3a (T-25℃)+7k라고 가정하면, 제1 리드 기준 전류(IREF4)와 제2 리드 기준 전류들(IREF0- IREF3)은 다음과 같다.
제2 리드 기준 전류(IREF0) = -3a (T-25℃)+7k/8
제2 리드 기준 전류(IREF1) = -3a (T-25℃)+7k/4
제2 리드 기준 전류(IREF2) = -3a (T-25℃)+7k/2
제2 리드 기준 전류(IREF3) = -3a (T-25℃)+7k
제1 리드 기준 전류(IREF4) = -3a (T-25℃)+7k/8
리드 기준 전류 생성기(100)는 복수의 TC 조절기들(111-115)이 생성하는 리드 전류들(IREF0-IREF4)을 조합하여 타겟 리드 전류(ITARGET)를 생성할 수 있다. 다시 말해, 제1 리드 기준 전류(IREF4)와 제2 제어 신호(TRIM<0>-TRIM<3>)에 응답하여 선택된 제2 리드 기준 전류들(IREF0- IREF3)의 합은 선택 비트라인의 최대 비트라인 전류인 타겟 리드 전류(ITARGET)를 결정할 수 있다.
도 7은 본 발명의 일 실시예에 따른 타겟 리드 전류가 생성되는 방법을 설명하기 위한 도면이고, 도 8은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기가 생성할 수 있는 타겟 리드 전류들을 나타낸다.
도 3과 도 7을 함께 참조하면, 제3 스위치(SW2)와 제4 스위치(SW3)가 각각 턴-온되고, 제1 스위치(SW0)와 제2 스위치(SW1)가 각각 턴-오프된다고 가정하자. 타겟 리드 전류(ITARGET)는 제3 리드 기준 전류(IREF2), 제4 리드 기준 전류(IREF3), 및 제5 리드 기준 전류(IREF5)의 합일 수 있다.
도 3과 도 8을 함께 참조하면, 리드 기준 전류 생성기(100)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 경우의 수는 2n개일 수 있다. 여기서, n은 제2 TC 조절기들(111-114)의 개수를 나타낼 수 있다. 도 3에 도시된 실시예에서, 제2 TC 조절기들(111-114)의 개수가 4개이므로, 리드 기준 전류 생성기(100)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 경우의 수는 16개일 수 있다.
리드 기준 전류 생성기(100)가 생성할 수 있는 타겟 리드 전류들(ITARGET) 각각의 온도 기울기 및 절대값은 타겟 리드 전류들(ITARGET)마다 서로 다를 수 있다. 예컨대, 타겟 리드 전류(ITARGET)의 절대값은 제1 범위(예컨대, 7k/8-14k; RA1) 내에서 조절될 수 있고, 타겟 리드 전류(ITARGET)의 온도 기울기는 제2 범위(예컨대, -3a에서 -15a) 내에서 조절될 수 있다.
도 3의 리드 기준 전류 생성기(100)는 제1 제어 신호(CTRL)와 제2 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 타겟 리드 전류(ITARGET)의 온도 계수와 절대값을 각각 조절할 수 있다.
도 9는 본 발명의 일 실시예에 따른 리드 기준 전류 생성기의 동작을 설명하기 위한 도면이고, 도 10는 도 9의 온도 계수 조절기를 나타낸 회로도이다.
도 9를 참조하면, 리드 기준 전류 생성기(300)는 TC 조절기 블락(310), 스위치 블락(320), 및 레플리카 회로(330)를 포함할 수 있다. 도 3의 제2 TC 조절기들(111-114)과 달리, 도 9의 제2 TC 조절기들(311-314) 각각이 생성하는 제2 리드 기준 전류(IREF0-IREF3)는 온도에 따라 변하지 않는　영의 온도 계수를 가질 수 있다. 도 9의 제2 TC 조절기들(311-314)의 구조는 도 3의 제2 TC 조절기들(111-114)의 구조와 다를 수 있다. 이하 도 10을 참조하여 도 9의 제2 TC 조절기들(311-314)의 구조를 설명하기로 한다.
도 10을 참조하면, TC 조절기(400)는 PTAT 전류원(410)의 제1 출력 전류와 CTAT 전류원(420)의 제2 출력 전류에 응답하여 리드 기준 전류(IREF)를 출력하는 전류 미러 회로(430)를 포함할 수 있다.
전류 미러 회로(430)는 제1 PMOS 트랜지스터(P0), 제2 PMOS 트랜지스터(bP0), 및 스위치(S)를 포함할 수 있다. 제1 PMOS 트랜지스터(P0)는 PTAT 전류원(410)에 연결되고, PTAT 전류원(410)의 제1 출력 전류를 미러링하여 제1 레플리카 전류(I0)를 생성할 수 있다. 제2 PMOS 트랜지스터(bP0)는 CTAT 전류원(420)에 연결되고, CTAT 전류원(420)의 제2 출력 전류를 미러링하여 제2 레플리카 전류(bI0)를 생성할 수 있다. 제1 PMOS 트랜지스터(P0)의 사이즈와 제2 PMOS 트랜지스터(bP0)의 사이즈는 서로 동일할 수 있다.
제어 신호(CTRL)에 응답하여 스위치(S)가 턴-온되면, TC 조절기(400)가 생성할 수 있는 리드 기준 전류(IREF)는 제1 레플리카 전류(I0)와 제2 레플리카 전류(bI0)의 합일 수 있다.
일례로, 도 3의 TC 조절기(200)는 6개의 PMOS 트랜지스터를 포함할 수 있고, 도 10의 TC 조절기(400)는 2개의 PMOS 트랜지스터를 포함할 수 있다. 따라서, 도 10의 TC 조절기(400)의 사이즈는 도 3의 TC 조절기(200)의 사이즈보다 작을 수 있다.
다시 도 9를 참조하면, 제1 TC 조절기(315)는 제1 제어 신호(CTRL1)에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류(IREF4)를 생성할 수 있다. 복수의 제2 TC 조절기들(311-314)은 제2 제어 신호(CTRL2)에 응답하여 서로 다른 절대값을 갖는 제2 리드 기준 전류들(IREF0-IREF3)을 생성할 수 있다. 제2 리드 기준 전류들(IREF0-IREF3) 각각은 온도에 따라 변하지 않는　영의 온도 계수를 가지므로, 복수의 제2 TC 조절기들(311-314) 각각은 전류원으로 지칭될 수 있다.
복수의 제2 TC 조절기들(311-314) 각각은 복수의 제2 TC 조절기들(311-314)마다 서로 다른 스케일 팩터를 가질 수 있다. 따라서, 복수의 제2 TC 조절기들(311-314)이 출력하는 제2 리드 기준 전류들(IREF0-IREF3)은 서로 다른 절대값을 가질 수 있다. 상기 스케일 팩터는 복수의 제2 TC 조절기들(311-314)에 포함된 PMOS 트랜지스터들 각각의 사이즈에 따라 결정될 수 있다.
레플리카 회로(330)는 선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정할 수 있다. 복수의 스위치들(SW0-SW3)은 제3 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 복수의 제2 TC 조절기들(311-314)과 레플리카 회로(330)의 연결을 제어할 수 있다.
제1 리드 기준 전류(IREF4)와 제3 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 선택된 제2 리드 기준 전류들(IREF0-IREF3)의 합은 선택 비트라인의 최대 비트라인 전류인 타겟 리드 전류(ITARGET)를 결정할 수 있다.
도 11은 본 발명의 일 실시예에 따른 타겟 리드 전류가 생성되는 방법을 설명하기 위한 도면이고, 도 12는 본 발명의 일 실시예에 따른 리드 기준 전류 생성기가 생성할 수 있는 타겟 리드 전류들을 나타낸다.
도 9와 도 11을 함께 참조하면, 제3 스위치(SW2)와 제4 스위치(SW3)가 각각 턴-온되고, 제1 스위치(SW0)와 제2 스위치(SW1)가 각각 턴-오프된다고 가정하자. 타겟 리드 전류(ITARGET)는 제2 리드 기준 전류(IREF2), 제2 리드 기준 전류(IREF3), 및 제1 리드 기준 전류(IREF4)의 합일 수 있다. 도 11에 도시된 바와 같이, 리드 기준 전류 생성기(300)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 온도 기울기는 제1 TC 조절기(315)가 생성하는 제5 리드 기준 전류(IREF4)의 온도 기울기와 동일할 수 있다.
도 9와 도 12를 함께 참조하면, 리드 기준 전류 생성기(300)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 경우의 수는 2n개일 수 있다. 여기서, n은 제2 TC 조절기들(311-314)의 개수를 나타낼 수 있다. 도 9에 도시된 실시예에서, 제2 TC 조절기들(311-314)의 개수가 4개이므로, 리드 기준 전류 생성기(300)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 경우의 수는 16개일 수 있다.
리드 기준 전류 생성기(300)가 생성할 수 있는 타겟 리드 전류들(ITARGET) 각각의 절대값은 타겟 리드 전류들(ITARGET)마다 서로 다를 수 있다. 예컨대, 타겟 리드 전류(ITARGET)의 절대값은 제1 범위(예컨대, 7k-161k/8; RA1) 내에서 조절될 수 있다.
다만, 도 11과 도 12에 도시된 수치들은 일 실시예에 불과하며, 본 발명의 기술적 사상이 도면에 도시된 수치들에 한정되는 것은 아니다.
제1 TC 조절기(315)로 입력되는 제1 제어 신호(CTRL1)에 응답하여 타겟 리드 전류(ITARGET)의 온도 계수가 조절될 수 있고, 제2 내지 제5 TC 조절기들(311-314)로 입력되는 제2 제어 신호(CTRL2)와 스위치 블락(320)으로 입력되는 제3 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 타겟 리드 전류(ITARGET)의 절대값이 조절될 수 있다.
타겟 리드 전류를 결정하는 리드 기준 전류들의 온도 계수와 절대값을 서로 다른 소자들로 제어할 수 있으므로, 안정된 타겟 리드 전류의 공급이 보장될 수 있다.
도 13은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기의 동작을 설명하기 위한 도면이고, 도 14는 도 13의 온도 계수 조절기를 나타낸 회로도이다.
도 13을 참조하면, 리드 기준 전류 생성기(500)는 TC 조절기 블락(510), 스위치 블락(520), 및 레플리카 회로(530)를 포함할 수 있다. 도 3의 제2 TC 조절기들(111-114)과 달리, 도 13의 제2 TC 조절기들(511-514) 각각이 생성하는 리드 기준 전류(IREF0-IREF3)는 음의 온도 계수를 가질 수 있다. 도 13의 제2 TC 조절기들(511-514)의 구조는 도 3의 제2 TC 조절기들(111-114)의 구조와 다를 수 있다. 이하 도 14를 참조하여 도 13의 제2 TC 조절기들(511-514)의 구조를 설명하기로 한다.
도 14를 참조하면, TC 조절기(600)는 CTAT 전류원(620)의 제2 출력 전류에 응답하여 리드 기준 전류(IREF)를 출력하는 전류 미러 회로(630)를 포함할 수 있다.
전류 미러 회로(630)는 PMOS 트랜지스터(bP0)와 스위치(S)를 포함할 수 있다. PMOS 트랜지스터(bP0)는 CTAT 전류원(620)에 연결되고, CTAT 전류원(620)의 제2 출력 전류를 미러링하여 레플리카 전류(bI0)를 생성할 수 있다. 제어 신호(CTRL)에 응답하여 스위치(S)가 턴-온되면, TC 조절기(600)는 레플리카 전류(bI0)를 리드 기준 전류(IREF)로 출력할 수 있다.
일례로, 도 3의 TC 조절기(200)는 6개의 PMOS 트랜지스터를 포함할 수 있고, 도 14의 TC 조절기(600)는 1개의 PMOS 트랜지스터를 포함할 수 있다. 따라서, 도 14의 TC 조절기(600)의 사이즈는 도 3의 TC 조절기(200)의 사이즈보다 작을 수 있다.
다시 도 13을 참조하면, 제1 TC 조절기는 제1 제어 신호(CTRL1)에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류(IREF4)를 생성할 수 있다.
복수의 제2 TC 조절기들(511-514)은 제2 제어 신호(CTRL)에 응답하여 서로 다른 절대값과 서로 다른 온도 계수를 갖는 제2 리드 기준 전류들(IREF0-IREF3)을 생성할 수 있다. 복수의 제2 TC 조절기들(511-514) 각각은 복수의 제2 TC 조절기들(511-514)마다 서로 다른 스케일 팩터를 가질 수 있다. 따라서, 복수의 제2 TC 조절기들(511-514)이 출력하는 리드 기준 전류들(IREF0-IREF3)은 서로 다른 온도 기울기, 및 서로 다른 절대값을 가질 수 있다. 상기 스케일 팩터는 복수의 제2 TC 조절기들(511-514)에 포함된 PMOS 트랜지스터들의 사이즈에 따라 결정될 수 있다.
복수의 스위치들(SW0-SW3)은 제3 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 복수의 제2 TC 조절기들(511-514)과 레플리카 회로(530)의 연결을 제어할 수 있다.
레플리카 회로(530)는 선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정할 수 있다. 일례로, 제1 리드 기준 전류(IREF4)와 제3 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 선택된 제2 리드 기준 전류들(IREF0-IREF3)의 합은 선택 비트라인의 최대 비트라인 전류인 타겟 리드 전류(ITARGET)를 결정할 수 있다.
도 15는 본 발명의 일 실시예에 따른 타겟 리드 전류가 생성되는 방법을 설명하기 위한 도면이고, 도 16는 본 발명의 일 실시예에 따른 리드 기준 전류 생성기가 생성할 수 있는 타겟 리드 전류들을 나타낸다.
도 13과 도 15를 함께 참조하면, 제3 스위치(SW2)와 제4 스위치(SW3)가 각각 턴-온되고, 제1 스위치(SW0)와 제2 스위치(SW1)가 각각 턴-오프된다고 가정하자. 타겟 리드 전류(ITARGET)는 제3 리드 기준 전류(IREF2), 제4 리드 기준 전류(IREF3), 및 제5 리드 기준 전류(IREF5)의 합일 수 있다.
도 13과 도 16을 함께 참조하면, 리드 기준 전류 생성기(500)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 경우의 수는 2n개일 수 있다. 여기서, n은 제2 TC 조절기들(511-514)의 개수를 나타낼 수 있다. 도 13에 도시된 실시예에서, 제2 TC 조절기들(511-514)의 개수가 4개이므로, 리드 기준 전류 생성기(500)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 경우의 수는 16개일 수 있다.
리드 기준 전류 생성기(500)가 생성할 수 있는 타겟 리드 전류들(ITARGET) 각각의 온도 기울기 및 절대값은 타겟 리드 전류들(ITARGET)마다 서로 다를 수 있다. 예컨대, 타겟 리드 전류(ITARGET)의 절대값은 제1 범위(예컨대, 7k-161k/8; RA1) 내에서 조절될 수 있고, 타겟 리드 전류(ITARGET)의 온도 기울기는 제2 범위(예컨대, -25a/8에서 -39a/8) 내에서 조절될 수 있다.
다만, 도 15와 도 16에 도시된 수치들은 일 실시예에 불과하며, 본 발명의 기술적 사상이 도면에 도시된 수치들에 한정되는 것은 아니다.
도 13의 리드 기준 전류 생성기(500)는 제1 제어 신호(CTRL1), 제2 제어 신호(CTRL2), 및 제3 제어 신호(TRIM<0>-TRIM<3>에 응답하여 타겟 리드 전류(ITARGET)의 온도 계수와 절대값이 각각 조절될 수 있다.
도 17은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기의 동작을 설명하기 위한 도면이고, 도 18은 본 발명의 일 실시예에 따른 리드 기준 전류 생성기가 생성할 수 있는 타겟 리드 전류들을 나타낸다.
도 17을 참조하면, 리드 기준 전류 생성기(700)는 TC 조절기(710), 스위치 블락(720), 및 복수의 레플리카 회로들(731-735; 730)를 포함할 수 있다. 복수의 레플리카 회로들(731-735; 730) 각각의 등가 저항 값은 데이터 리드 경로(RP)의 등가 저항 값의 배수일 수 있다.
TC 조절기(710)는 제1 제어 신호(CTRL)에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 리드 기준 전류(IREF)를 생성할 수 있다. TC 조절기(710)의 구조와 동작은 도 3의 TC 조절기의 구조와 동작과 동일하므로, 중복되는 설명은 생략하기로 한다.
복수의 레플리카 회로들(731-735; 730) 각각은 TC 조절기(710)로부터 리드 기준 전류(IREF)를 입력받을 수 있다. 복수의 레플리카 회로들(731-735; 730)은 리드 기준 전류(IREF)의 절대값을 서로 다른 스케일 팩터로 조절하여 복수의 브랜치 전류들(I0-I4)을 생성할 수 있다. 복수의 레플리카 회로들(731-735; 730)의 스케일 팩터들은 복수의 레플리카 회로들(731-735; 730)의 등가 저항 값에 반비례할 수 있다.
스위치 블락(720)은 복수의 레플리카 회로들(731-735; 730)과 연결된 복수의 스위치들(SW0-SW3)을 포함할 수 있다. 복수의 스위치들(SW0-SW3)은 제2 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 TC 조절기(710)와 복수의 레플리카 회로들(731-735; 730)의 연결을 제어할 수 있다.
제1 스위치(SW0)는 제2 제어 신호(TRIM<0>)에 응답하여 TC 조절기(710)의 리드 기준 전류(IREF)를 제1 레플리카 회로(731)로 출력할 수 있고, 제2 스위치(SW1)는 제2 제어 신호(TRIM<1>)에 응답하여 TC 조절기(710)의 리드 기준 전류(IREF)를 제2 레플리카 회로(732)로 출력할 수 있고, 제3 스위치(SW2)는 제2 제어 신호(TRIM<2>)에 응답하여 TC 조절기(710)의 리드 기준 전류(IREF)를 제3 레플리카 회로(733)로 출력할 수 있고, 제4 스위치(SW3)는 제2 제어 신호(TRIM<3>)에 응답하여 TC 조절기(710)의 리드 기준 전류(IREF)를 제4 레플리카 회로(734)로 출력할 수 있다. TC 조절기(710)의 리드 기준 전류(IREF)는 제5 레플리카 회로(735)로 출력될 수 있다.
일례로, 데이터 리드 경로(RP)의 등가 저항이 제1 값(R)일 때, 제1 레플리카 회로(731)의 등가저항의 값은 제1 값(R)의 32배일 수 있고, 제2 레플리카 회로(732)의 등가저항의 값은 제1 값(R)의 16배일 수 있으며, 제3 레플리카 회로(733)의 등가저항의 값은 제1 값(R)의 8배일 수 있고, 제4 레플리카 회로(734)의 등가저항의 값은 제1 값(R)의 4배일 수 있다. 제5 레플리카 회로(735)의 등가저항의 값은 제1 값(R)의 32배일 수 있다. 일례로, 리드 기준 전류(IREF)가 -3a (T-25℃)+7k이고, 모든 스위치들이 턴-온 된다고 가정하면, 복수의 레플리카 회로들(731-735; 730) 각각에 흐르는 브랜치 전류(I0-I4)는 다음과 같다.
제1 전류(I0) = -3a (T-25℃)+7k/16
제2 전류(I1) = -3a (T-25℃)+7k/8
제3 전류(I2) = -3a (T-25℃)+7k/4
제4 전류(I3) = -3a (T-25℃)+7/2
제5 전류(I4) = -3a (T-25℃)+7k/16
다른 실시 예로, 제3 스위치(SW2)와 제4 스위치(SW3)가 각각 턴-온되고, 제1 스위치(SW0)와 제2 스위치(SW1)가 각각 턴-오프된다고 가정하자. 타겟 리드 전류(ITARGET)는 제3 브랜치 전류(I2)의 8배, 제4 브랜치 전류(I3)의 4배, 및 제5 브랜치 전류(I4)의 32배의 합일 수 있다.
제2 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 선택된 브랜치 전류들(I0-I4)의 합은 선택 비트라인의 전압 레벨을 결정할 수 있다. 다시 말해, 제2 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 선택된 브랜치 전류들(I0-I4)의 합은 선택 비트라인의 최대 비트라인 전류인 타겟 리드 전류(ITARGET)를 결정할 수 있다.
도 17과 도 18을 함께 참조하면, 리드 기준 전류 생성기(700)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 경우의 수는 2n개일 수 있다. 여기서, n은 스위치들(SW0-SW3)에 연결된 레플리카 회로들(731-734)의 개수를 나타낼 수 있다. 도 17에 도시된 실시예에서, 스위치들(SW0-SW3)에 연결된 레플리카 회로들(731-734)의 개수가 4개이므로, 리드 기준 전류 생성기(100)가 생성할 수 있는 타겟 리드 전류(ITARGET)의 경우의 수는 16개일 수 있다.
리드 기준 전류 생성기(700)가 생성할 수 있는 타겟 리드 전류들(ITARGET) 각각의 절대값은 타겟 리드 전류들(ITARGET)마다 서로 다를 수 있다. 예컨대, 타겟 리드 전류(ITARGET)의 절대값은 제1 범위(예컨대, 70k-224k; RA1) 내에서 조절될 수 있다.
제1 제어 신호(CTRL)에 응답하여 타겟 리드 전류(ITARGET)의 온도 계수가 조절될 수 있고, 제2 제어 신호들(TRIM<0>-TRIM<3>)에 응답하여 타겟 리드 전류(ITARGET)의 절대값이 조절될 수 있다.
타겟 리드 전류를 결정하는 리드 기준 전류들의 온도 계수와 절대값을 서로 다른 소자들로 제어할 수 있다. 따라서, 안정된 타겟 리드 전류의 공급이 보장될 수 있다.
도 17의 리드 기준 전류 생성기(700)가 생성할 수 있는 타겟 리드 전류들(ITARGET)의 범위는 도 3의 리드 기준 전류 생성기(100)가 생성할 수 있는 타겟 리드 전류들(ITARGET)의 범위보다 넓다. 따라서, 타겟 리드 전류의 범위도 다양하게 조절할 수 있다.
다만, 도 17과 도 18에 도시된 수치들은 일 실시예에 불과하며, 본 발명의 기술적 사상이 도면에 도시된 수치들에 한정되는 것은 아니다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 리드 기준 전류를 생성하는 온도 계수 조절기;
    상기 리드 기준 전류를 입력받고, 상기 리드 기준 전류의 절대값을 서로 다른 스케일 팩터로 조절하여 복수의 브랜치 전류들을 생성하는 복수의 레플리카 회로들; 및
    제2 제어 신호에 응답하여 상기 온도 계수 조절기와 상기 복수의 레플리카 회로들의 연결을 제어하는 복수의 스위치들을 포함하고,
    상기 복수의 레플리카 회로들 각각의 등가 저항 값은 데이터 리드 경로의 등가 저항 값의 배수에 해당하며,
    상기 데이터 리드 경로는 선택 메모리 셀과 선택 비트라인의 전압 레벨을 정해진 값으로 클램핑하는 클램핑 회로를 포함하는 리드 기준 전류 생성기.
  2. 제1항에 있어서,
    상기 제2 제어 신호에 응답하여 선택된 브랜치 전류들의 합은 상기 선택 비트라인의 전압 레벨을 결정하는 리드 기준 전류 생성기.
  3. 제1항에 있어서,
    상기 제2 제어 신호에 응답하여 선택된 브랜치 전류들의 합은 상기 선택 비트라인의 최대 비트라인 전류를 결정하는 리드 기준 전류 생성기.
  4. 제2항에 있어서,
    상기 제1 제어 신호에 응답하여 상기 최대 비트라인 전류의 온도 계수가 조절되고, 상기 제2 제어 신호에 응답하여 상기 최대 비트라인 전류의 절대값이 조절되는 리드 기준 전류 생성기.
  5. 제1항에 있어서,
    상기 복수의 레플리카 회로들의 스케일 팩터들은 상기 복수의 레플리카 회로들의 등가 저항 값에 반비례하는 리드 기준 전류 생성기.
  6. 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류를 생성하는 제1 온도 계수 조절기;
    제2 제어 신호에 응답하여 서로 다른 절대값과 서로 다른 온도 계수를 갖는 제2 리드 기준 전류들을 생성하는 복수의 제2 온도 계수 조절기들;
    선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정하는 레플리카 회로; 및
    제3 제어 신호에 응답하여 상기 복수의 제2 온도 계수 조절기들과 상기 레플리카 회로의 연결을 제어하는 복수의 스위치들을 포함하는 리드 기준 전류 생성기.
  7. 제6항에 있어서,
    상기 제2 리드 기준 전류들은 음의 온도 계수를 갖는 리드 기준 전류 생성기.
  8. 제7항에 있어서,
    상기 복수의 제2 온도 계수 조절기들 각각은 하나의 PMOS 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터는 온도에 반비례하는 출력 전류를 생성하는 CTAT(Complementary To Absolute Temperature) 전류원과 연결되는 리드 기준 전류 생성기.
  9. 제6항에 있어서,
    상기 제1 리드 기준 전류와 상기 제3 제어 신호에 응답하여 선택된 제2 리드 기준 전류들의 합은 상기 선택 비트라인의 최대 비트라인 전류를 결정하는 리드 기준 전류 생성기.
  10. 제9항에 있어서,
    상기 제1 제어 신호, 상기 제2 제어 신호, 및 상기 제3 제어 신호에 응답하여 상기 최대 비트라인 전류의 온도 계수와 절대값이 각각 조절되는 리드 기준 전류 생성기.
  11. 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류를 생성하는 온도 계수 조절기;
    제2 제어 신호에 응답하여 서로 다른 절대값을 갖는 제2 리드 기준 전류들을 생성하는 복수의 전류원들;
    선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정하는 레플리카 회로; 및
    제3 제어 신호에 응답하여 상기 복수의 제2 온도 계수 조절기들과 상기 레플리카 회로의 연결을 제어하는 복수의 스위치들을 포함하는 리드 기준 전류 생성기.
  12. 제11항에 있어서,
    상기 제2 리드 기준 전류들은 온도에 따라 변하지 않는 영의 온도 계수를 갖는 리드 기준 전류 생성기.
  13. 제12항에 있어서,
    상기 복수의 전류원들 각각은 제2 PMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함하며,
    상기 제1 PMOS 트랜지스터는 온도에 비례하는 제1 출력 전류를 생성하는 PTAT(proportional to absolute temperature) 전류원과 연결되고,
    상기 제2 PMOS 트랜지스터는 온도에 반비례하는 제2 출력 전류를 생성하는 CTAT(Complementary To Absolute Temperature) 전류원과 연결되는 리드 기준 전류 생성기.
  14. 제11항에 있어서,
    상기 제1 리드 기준 전류와 상기 제3 제어 신호에 응답하여 선택된 제2 리드 기준 전류들의 합은 상기 선택 비트라인의 최대 비트라인 전류를 결정하는 리드 기준 전류 생성기.
  15. 제14항에 있어서,
    상기 제1 제어 신호에 응답하여 상기 최대 비트라인 전류의 온도 계수가 조절되고, 상기 제2 제어 신호와 상기 제3 제어 신호에 응답하여 상기 최대 비트라인 전류의 절대값이 조절되는 리드 기준 전류 생성기.
  16. 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제1 리드 기준 전류를 생성하는 제1 온도 계수 조절기;
    상기 제1 제어 신호에 응답하여 온도 계수를 조절하고, 조절된 온도 계수를 갖는 제2 리드 기준 전류들을 생성하는 복수의 제2 온도 계수 조절기들;
    선택 비트라인의 전압 레벨을 일정한 전압 레벨로 결정하는 레플리카 회로; 및
    제2 제어 신호에 응답하여 상기 복수의 제2 온도 계수 조절기들과 상기 레플리카 회로의 연결을 제어하는 복수의 스위치들을 포함하는 리드 기준 전류 생성기.
  17. 제16항에 있어서,
    상기 제1 리드 기준 전류의 온도 계수와 상기 제2 리드 기준 전류들의 온도 계수들은 서로 동일한 리드 기준 전류 생성기.
  18. 제16항에 있어서,
    상기 제1 리드 기준 전류와 상기 제2 제어 신호에 응답하여 선택된 제2 리드 기준 전류들의 합은 상기 선택 비트라인의 최대 비트라인 전류를 결정하는 리드 기준 전류 생성기.
  19. 제18항에 있어서,
    상기 제1 제어 신호와 상기 제2 제어 신호에 응답하여 상기 최대 비트라인 전류의 온도 계수와 절대값이 각각 조절되는 리드 기준 전류 생성기.
  20. 제16항에 있어서,
    상기 제1 온도 계수 조절기와 상기 복수의 제2 온도 계수 조절기들 각각은 복수의 제1 PMOS 트랜지스터들과 복수의 제2 PMOS 트랜지스터들을 포함하고,
    상기 복수의 제1 PMOS 트랜지스터들 각각은 온도에 비례하는 제1 출력 전류를 생성하는 PTAT(proportional to absolute temperature) 전류원과 연결되고,
    상기 복수의 제2 PMOS 트랜지스터들 각각은 온도에 반비례하는 제2 출력 전류를 생성하는 CTAT(complementary To Absolute Temperature) 전류원과 연결되는 리드 기준 전류 생성기.
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