KR102451354B1 - 판독 및 기록 마진이 증가된 메모리 디바이스 및 방법 - Google Patents

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Abstract

메모리 디바이스는 메모리 어레이, 기준 전압 생성기 및 구동 회로를 포함한다. 메모리 어레이는 메모리 동작을 위한 메모리 셀을 포함한다. 기준 전압 생성기는 메모리 어레이의 온도와 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압을 생성하도록 구성된다. 구동 회로는 기준 전압 생성기에 연결되고, 기준 전압에 따라 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 생성하도록 구성되며, 메모리 셀은 비트 라인 전압과 워드 라인 전압 중 적어도 하나에 의해 구동된다.

Description

판독 및 기록 마진이 증가된 메모리 디바이스 및 방법{METHOD AND MEMORY DEVICE WITH INCREASED READ AND WRITE MARGIN}
메모리 어레이를 포함하는 메모리 디바이스는 데이터를 저장하기 위한 많은 적용 예들에서 사용된다. 메모리 어레이에서, 각 메모리의 문턱 전압은 반도체 제조 공정들 동안의 변화로 인해 달라질 수 있다. 메모리 셀들의 문턱 전압들의 변화는 메모리 셀들에 대해 수행되는 판독 및 기록 동작들의 판독 및 기록 마진들을 저하시킬 수 있다. 덧붙여, 온도 변화 또한 메모리 디바이스의 판독 및 기록 마진들을 저하시킬 수 있다.
최근 고품질 메모리 디바이스에 대한 수요가 증가함에 따라, 메모리 디바이스의 판독 마진 및 기록 마진을 개선하기 위한 창의적인 기술 및 설계가 요구되고 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 발명을 실시하기 위한 구체적인 내용으로부터 가장 잘 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시 예들에 따른 메모리 디바이스를 도시하는 개략도이다.
도 2는 일부 실시 예들에 따른 기준 전압 생성기를 도시하는 개략도이다.
도 3a 내지 도 3b는 일부 실시 예들에 따른 전압 트래킹 회로의 구조를 도시하는 개략도이다.
도 4는 일부 실시 예들에 따른 온도 트래킹 회로를 도시하는 개략도이다.
도 5는 일부 실시 예들에 따른 구동 회로를 도시하는 개략도이다.
도 6 내지 도 8은 일부 실시 예들에 따른 메모리 디바이스의 작동 방법들을 도시하는 흐름도들이다.
다음의 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 서로 다른 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 구성요소들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이것들은 단지 예들에 불과하며, 제한하려는 의도가 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시 예들을 포함할 수 있고, 또한 추가 피처들이 제1 과 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않게 될 수 있는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 목적으로 한 것이며, 반복 자체가 논의되는 다양한 실시 예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 본 명세서에서는 도면들에 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하는 데 설명의 용이성을 위해 "~ 밑", "~ 아래", "~보다 낮은", "~ 위", "~ 보다 높은" 등과 같은 공간 상대적 용어들이 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향일 뿐 아니라 사용 중에 있거나 또는 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90?X 또는 다른 배향들로 회전됨), 이에 따라 본 명세서에서 사용되는 공간 상대적 기술어들도 마찬가지로 해석될 수 있다.
도 1은 일부 실시 예들에 따른 메모리 디바이스(100)의 개략도이다. 메모리 디바이스(100)는 메모리 어레이(110), 기준 전압 생성기(120), 구동 회로(130) 및 메모리 제어기(140)를 포함할 수 있다. 메모리 어레이(110)는 복수의 워드 라인들(WL1 내지 WLm), 복수의 비트 라인들(BL1 내지 BLn) 및 복수의 소스 라인들(SL1 내지 SLn)에 연결된 복수의 메모리 셀들(MC11 내지 MCmn)을 포함하며, 여기서 m 및 n은 양의 정수들이다. 예를 들어, 메모리 셀(MC11)은 대응하는 워드 라인(WL1), 대응하는 비트 라인(BL1) 및 대응하는 소스 라인(BL1)에 연결된다. 워드 라인(WL1 내지 WLm), 비트 라인(BL1 내지 BLn) 및 소스 라인(SL1 내지 SLn)을 통해 메모리 어레이(110)의 메모리 셀들에 대해 판독 동작 또는 기록 동작과 같은 메모리 동작들이 수행된다. 예를 들어, 메모리 셀(MC11)에 대한 메모리 동작들을 수행하기 위해 대응하는 워드 라인(WL1), 대응하는 비트 라인(BL1) 및 대응하는 소스 라인(SL1)에 적절한 워드 라인 전압들, 비트 라인 전압들 및 소스 라인 전압들이 인가된다.
일부 실시 예들에서, 메모리 셀들(MC11 내지 MCmn) 각각은 선택 트랜지스터 및 저장 요소를 포함하며, 여기서 선택 트랜지스터는 메모리 셀에 대한 액세스를 제어하도록 구성되고 저장 요소는 메모리 셀의 데이터를 저장하도록 구성된다. 예를 들어, 메모리 셀(MC11)은 선택 트랜지스터(M11), 및 선택 트랜지스터(MC11)에 연결되는 저장 요소(MJT11)를 포함한다. 다른 예에서, 메모리 셀(MCmn)은 선택 트랜지스터(Mmn), 및 선택 트랜지스터(MCmn)에 연결되는 저장 요소(MJTmn)를 포함한다. 각 메모리 셀에서의 선택 트랜지스터는 비트 라인들(BL1 내지 BLn) 중 대응하는 비트 라인과 메모리 셀의 저장 요소 사이에 연결되고, 선택 트랜지스터의 게이트 단자는 워드 라인들(WL1 내지 WLm) 중 대응하는 워드 라인에 연결된다. 예를 들어, 메모리 셀(MC11)의 선택 트랜지스터(M11)는 비트 라인(BL1)과 저장 요소(MTJ11) 사이에 연결되고, 선택 트랜지스터(M11)의 게이트 단자는 워드 라인(WL1)에 연결된다. 일부 실시 예들에서, 메모리 셀의 문턱 전압은 메모리 셀에서의 선택 트랜지스터의 소스 단자와 드레인 단자 사이에 전도 경로를 생성하는 데 필요한 최소 게이트-소스 전압이다. 예를 들어, 메모리 셀(MC11)의 문턱 전압은 메모리 셀(MC11)의 선택 트랜지스터(M11)의 소스 단자와 드레인 단자 사이에 전도 경로를 생성하는 데 필요한 최소 게이트-소스 전압이다.
일부 실시 예들에서, 메모리 어레이(110)의 각 메모리 셀은 자기 저항성 랜덤 액세스 메모리(MRAM, magnetoresistive random-access memory) 셀이고, 저장 요소는 자기 터널 접합(MTJ, magnetic tunnel junction) 요소를 포함한다. 각 MRAM 셀의 MTJ 요소는 MTJ 요소의 저항 값에 기초하여 데이터 비트를 저장하도록 구성된다. MTJ 요소의 저항 값은 두 가지 논리 상태들에 대응하는 하이(high) 저항 상태와 로우(low) 저항 상태를 나타낼 수 있다. 메모리 어레이의 메모리 셀들은 MRAM 셀들로 제한되지 않는다는 점을 유념한다. 선택 트랜지스터 및 저장 요소를 포함하는 임의의 메모리 셀은 본 개시의 범위 내에 속한다. 예를 들어, 일부 대안적인 실시 예들에서, 메모리 어레이(110)의 메모리 셀들(MC11 내지 MCmn)은 저항성 랜덤 액세스 메모리(RRAM) 셀들, 상 변화 랜덤 액세스 메모리(PCRAM) 셀들 또는 임의의 다른 적절한 유형들의 메모리 셀들일 수 있다.
일부 실시 예들에서, 기준 전압 생성기(120)는 메모리 어레이(110)에 연결되고, 메모리 어레이(110)로부터 문턱 전압과 온도 중 적어도 하나를 검출 및 트래킹하도록, 그리고 문턱 전압과 온도 중 적어도 하나에 기초하여 기준 신호(Vref)를 생성하도록 구성된다. 문턱 전압은 메모리 어레이(110)의 메모리 셀들(MC11 내지 MCmn) 중 적어도 하나의 메모리 셀의 문턱 전압일 수 있고, 온도는 적어도 하나의 메모리 셀의 온도일 수 있다. 일부 실시 예들에서, 기준 신호(Vref)는 기준 신호(Vref)의 전압 레벨이 문턱 전압과 온도 중 적어도 하나에 정비례하는 전압 신호이다. 즉, 기준 신호(Vref)의 전압 레벨은 문턱 전압과 온도 중 적어도 하나가 증가함에 따라 증가할 수 있고; 기준 신호(Vref)의 전압 레벨은 문턱 전압과 온도 중 적어도 하나가 감소함에 따라 감소할 수 있다. 일부 대안적인 실시 예들에서, 기준 신호(Vref)의 전압 레벨은 문턱 전압과 온도 중 적어도 하나에 반비례한다. 예를 들어, 기준 신호(Vref)의 전압 레벨은 문턱 전압과 온도 중 적어도 하나가 감소함에 따라 증가할 수 있고; 기준 신호(Vref)의 전압 레벨은 문턱 전압과 온도 중 적어도 하나가 증가함에 따라 감소할 수 있다.
일부 실시 예들에서, 기준 전압 생성기(120)는 전압 트래킹 회로(122) 및 온도 트래킹 회로(124)를 포함한다. 전압 트래킹 회로(122)는 메모리 어레이(110)의 메모리 셀들(MC11 내지 MCmn) 중 적어도 하나의 메모리 셀의 문턱 전압을 검출하고 트래킹하도록, 그리고 문턱 전압에 기초하여 제1 기준 전압을 생성하도록 구성된다. 특정 메모리 셀의 문턱 전압을 검출하기 위해, 전압 트래킹 회로(122)는 특정 메모리 셀 내의 선택 트랜지스터의 게이트-소스 전압을 검출할 수 있다. 예를 들어, 전압 트래킹 회로(122)는 메모리 셀(MC11)의 문턱 전압을 얻기 위해 메모리 셀(MC11) 내의 선택 트랜지스터(M11)의 게이트-소스 전압을 검출하고 트래킹할 수 있다.
일부 실시 예들에서, 전압 트래킹 회로(122)는 메모리 어레이(110)의 메모리 셀들(MC11 내지 MCmn) 중 특정 메모리 셀 어레이의 문턱 전압을 검출하고 트래킹할 수 있다. 일부 실시 예들에서, 특정 어레이에 포함된 메모리 셀들의 수량은 메모리 어레이(110)에서의 메모리 셀들의 총량을 초과하지 않고, 본 개시에서 임의의 특정 개수로 제한되지 않는다. 일부 실시 예들에서, 특정 메모리 셀 어레이에서의 메모리 셀들의 게이트 단자들, 소스 단자 및 드레인 단자들은 전압 트래킹 회로(122)의 전압 트래킹 기간 동안 각각 서로에 연결된다.
일부 실시 예들에서, 온도 트래킹 회로(124)는 메모리 어레이(110)의 메모리 셀들(MC11 내지 MCmn) 중의 메모리 셀들의 구역의 온도를 트래킹하도록 구성된다. 일부 대안적인 실시 예들에서, 온도 트래킹 회로(124)는 전체 메모리 어레이(110)의 온도를 검출하도록 구성된다. 온도 트래킹 회로(124)는 온도 센서 또는 온도를 검출하고 트래킹하는 기능을 갖는 임의의 회로일 수 있거나 이를 포함할 수 있다.
일부 실시 예들에서, 구동 회로(130)는 기준 전압 생성기(120)에 연결되고, 기준 신호(Vref)에 기초하여 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 생성하도록 구성된다. 생성된 비트 라인 전압은 메모리 동작들을 수행할 때 메모리 어레이(110)의 선택된 비트 라인들에 인가된다. 생성된 워드 라인 전압은 메모리 동작들을 수행할 때 선택된 워드 라인들에 인가된다. 일 예에서, 메모리 동작이 판독 동작일 때, 구동 회로(130)는 비트 라인 전압을 생성하고 비트 라인 전압을 선택된 비트 라인들에 인가할 수 있다. 다른 예에서, 메모리 동작이 기록 동작일 때, 구동 회로(130)는 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 생성하고, 워드 라인 전압과 비트 라인 전압 중 적어도 하나를 선택된 워드 라인들과 선택된 비트 라인들 중 적어도 하나에 인가할 수 있다.
메모리 제어기(140)는 메모리 디바이스(100)의 전반적인 동작들을 제어하도록 구성된 적어도 하나의 제어 로직 회로를 포함한다. 일부 실시 예들에서, 메모리 제어기(140)는 구동 회로(130)에 연결되어 구동 회로(130)의 동작을 제어한다. 메모리 제어기(140)는 또한 기준 전압 생성기(120)의 전압 트래킹 동작 및 온도 트래킹 동작을 제어할 수 있다. 일부 실시 예들에서, 메모리 디바이스(100)는 메모리 디바이스(100)의 동작들에 필수적인 회로들을 더 포함할 수 있다. 예를 들어, 메모리 디바이스(100)는 판독/기록 회로, 행(row) 디코더, 열(column) 디코더, 감지 증폭기, 입/출력 회로들 및 다른 회로들(도시되지 않음)을 더 포함할 수 있다.
도 2는 일부 실시 예들에 따른 트래킹 회로(220)를 도시하는 개략도이다. 기준 전압 생성기(120)는 전압 트래킹 회로(122), 온도 트래킹 회로(124) 및 스위칭 회로(226)를 포함할 수 있다. 전압 트래킹 회로(122)는 기준 신호(Vref1)를 생성하기 위해 적어도 하나의 메모리 셀의 문턱 전압을 검출하고 트래킹하도록 구성된다. 온도 트래킹 회로(124)는 기준 신호(Vref2)를 생성하기 위해 적어도 하나의 메모리 셀의 온도를 검출하도록 구성된다. 기준 신호들(Vref1 및 Vref2) 각각은 문턱 전압 상관 또는 온도 상관일 수 있다.
스위칭 회로(226)는 전압 트래킹 회로(122) 및 온도 트래킹 회로(124)에 연결되고, 기준 신호들(Vref1 및 Vref2)에 기초하여 기준 신호(Vref)를 생성하기 위해 스위칭 동작들을 수행하도록 구성된다. 일부 실시 예들에서, 스위칭 회로(226)는 스위치들(SW1 및 SW2)을 포함하며, 여기서 스위치(SW1)는 전압 트래킹 회로(122)에 연결되고 스위치(SW2)는 온도 트래킹 회로(124)에 연결된다. 스위치들(SW1 및 SW2)은 각각 제어 신호들(S1 및 S2)에 기초하여 스위칭 동작들을 수행하도록 구성된다. 일부 실시 예들에서, 제어 신호들(S1 및 S2)은 메모리 제어기(예를 들어, 도 1에서의 메모리 제어기(140)) 또는 다른 적절한 회로(도시되지 않음)에 의해 생성된다.
스위치(SW1)가 스위치 온될 때, 기준 신호(Vref)에는 전압 트래킹 회로(122)에 의해 출력되는 기준 신호(Vref1)가 포함될 수 있다. 이러한 방식으로, 구동 회로(예를 들어, 도 1에서의 구동 회로(130))는 전압 트래킹 회로(122)에 의해 검출된 문턱 전압에 기초하여 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 생성할 수 있다. 유사하게, 스위치(SW2)가 스위치 온될 때, 기준 신호(Vref)에는 온도 트래킹 회로(124)에 의해 출력되는 기준 신호(Vref2)가 포함된다. 이러한 방식으로, 구동 회로(예를 들어, 도 1에서의 구동 회로(130))는 온도 트래킹 회로(124)에 의해 검출된 온도에 기초하여 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 생성할 수 있다. 다시 말해, 스위칭 회로(226)는 메모리 동작들을 위해 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 조정하기 위해 검출된 문턱 전압 또는 검출된 온도 또는 검출된 전압과 검출된 온도의 조합을 선택적으로 선택할 수 있다.
기준 신호들(Vref1 및 Vref2) 모두에 기초하여 기준 신호(Vref)가 생성될 때(예를 들어, 스위치들(SW1 및 SW2)이 모두 스위치 온될 때), 스위칭 회로(226)는 각각 가중치 회로들(2261 및 2262)을 사용하여 기준 신호들(Vref1 및 Vref2) 모두에 대한 가중치들(W1 및 W2)을 설정할 수 있다. 가중치들(W1 및 W2)은 각각, 비트 라인 전압 또는 워드 라인 전압의 생성에 대한 문턱 전압 및 온도의 중요도들을 나타낸다. 예를 들어, 비트 라인 전압 및 워드 라인 전압을 생성하는 데 온도보다 문턱 전압이 더 중요할 때, 가중치(W1)는 가중치(W2)보다 높게 설정된다. 비트 라인 전압 및 워드 라인 전압을 생성하는 데 온도보다 문턱 전압이 덜 중요할 때, 가중치(W1)는 가중치(W2)보다 낮게 설정된다. 일부 실시 예들에서, 기준 신호(Vref)는 기준 신호들(Vref1 및 Vref2)에 기초한 수학적 유도에 의해 생성된다. 예를 들어, 기준 신호(Vref)는 기준 신호들(Vref1 및 Vref2)의 가중치 합에 따라 생성되지만, 본 개시는 이에 제한되지는 않는다. 기준 신호들(Vref1 및 Vref2)에 기초하여 기준 신호(Vref)를 유도하는 임의의 기술은 본 개시의 범위 내에 속한다.
일부 실시 예들에서, 스위칭 회로(226)는 스위치들(SW1 및 SW2)를 포함하지 않고, 스위칭 회로(226)의 스위칭 동작들이 가중치 회로들(2261 및 2262)에 의해 수행된다. 예를 들어, 가중치 회로들(2261 및 2262)에 의해 설정되는 가중치들(W1 및 W2)은 0에서 100까지의 범위일 수 있으며, 이때 가중치 100은 기준 신호(예를 들어, Vref1 또는 Vref2)의 100%가 가중치 회로들을 통과할 수 있게 하며, 가중치 0은 기준 신호(예를 들어, Vref1 또는 Vref2)가 가중치 회로들을 통과할 수 없게 한다. 이러한 방식으로, 기준 신호(Vref1)만 스위칭 회로(226)를 통과하게 허용하려면, 가중치 회로(2261)는 기준 신호(Vref1)에 대한 가중치 100을 설정하도록 구성되고 가중치 회로(2262)는 기준 신호(Vref2)에 대한 가중치 0을 설정하도록 구성된다. 기준 신호(Vref2)만 스위칭 회로(226)를 통과하게 허용하려면, 가중치 회로(2261)는 기준 신호(Vref1)에 대한 가중치 0을 설정하도록 구성되고 가중치 회로(2262)는 기준 신호(Vref2)에 대한 가중치 100을 설정하도록 구성된다.
도 3a는 일부 실시 예들에 따른 도 1에서의 전압 트래킹 회로(122)의 구조를 도시하는 개략도이다. 전압 트래킹 회로(122)는 기준 신호(Vref1)를 생성하기 위해 메모리 어레이(예를 들어, 도 1에서의 메모리 어레이(110))의 적어도 하나의 메모리 셀의 문턱 전압을 검출하고 트래킹하도록 구성된다. 적어도 하나의 메모리 셀의 문턱 전압은 적어도 하나의 메모리 셀에 포함된 선택 트랜지스터들의 게이트-소스 전압을 지칭할 수 있다. 도 1에서의 적어도 하나의 메모리 셀의 선택 트랜지스터들은 도 3a에서 트랜지스터 회로(1223a)로서 표현될 수 있다.
전압 트래킹 회로(122)는 전압-전류(VI) 변환 회로(1221) 및 전류-전압(IV) 변환 회로(1225)를 포함할 수 있다. VI 변환 회로(1221)는 트랜지스터 회로(1223a)에 연결되고 기준 전류(Iref1)를 생성하기 위해 트랜지스터 회로(1223a)의 문턱 전압을 검출하고 트래킹하도록 구성된다. 일부 실시 예들에서, 트랜지스터 회로(1223a)는 도 1에서의 메모리 어레이(110)의 선택 트랜지스터들(M11 내지 Mmn) 중 어느 하나인 트랜지스터(M1)를 포함할 수 있다. 일부 대안적인 실시 예들에서, 트랜지스터 회로(1223a)는 트랜지스터들의 어레이를 포함할 수 있으며, 이때 트랜지스터들의 어레이의 게이트 단자들은 서로에 연결되어 트랜지스터 회로(1223a)의 게이트 단자를 형성하고; 트랜지스터의 어레이의 드레인 단자들은 서로에 연결되어 트랜지스터 회로(1223a)의 드레인 단자를 형성하며; 트랜지스터들의 어레이의 소스 단자들은 서로에 연결되어 트랜지스터 회로(1223a)의 소스 단자를 형성한다. 트랜지스터 회로(1223a)의 문턱 전압은 트랜지스터 회로(1223a)의 게이트 단자와 소스 단자 사이의 전압 전위인 게이트-소스 전압일 수 있다.
VI 변환 회로(1221)는 저항기(R) 및 복수의 트랜지스터들(M2 내지 M5)을 포함할 수 있다. 저항기(R)는 트랜지스터 회로(1223a)의 게이트 단자 및 소스 단자에 각각 연결되는 두 개의 단자들을 가진다. 다시 말해, 저항기(R)는 트랜지스터 회로(1223a)의 게이트 단자 및 소스 단자에 병렬로 연결된다. 이와 같이, 저항기(R) 상에서의 전압 강하는 트랜지스터 회로(1223a)의 게이트-소스 전압과 동일하다. 저항기(R) 상에서의 전압 강하의 결과로서, 전류(I)가 저항기(R)를 통해 흐른다. 전류(I)의 값은 트랜지스터 회로(1123a)의 게이트-소스 전압과 저항기(R)의 저항 값의 비율에 따라 결정된다. 일부 실시 예들에서, 트랜지스터들(M2 내지 M5)은 기준 전류(Iref1)를 출력하기 위해 전류(I)를 미러링하도록 구성된 전류 미러 회로를 형성한다. 기준 전류(Iref1)는 I 또는 I의 미리 결정된 배수와 실질적으로 동일할 수 있는 문턱 전압 의존 기준 전류일 수 있다. 다시 말해, 전류(Iref1)와 전류(I)의 비율은 설계 필요에 따라 정의될 수 있다. 예를 들어, 전류(Iref1)와 I의 비율은 일 실시 예에서 1:1일 수 있고, 다른 실시 예들에서 2:1 또는 0.5:1 또는 임의의 다른 비율들일 수 있다. 이러한 방식으로, VI 변환 회로(1221)는 트랜지스터 회로(1223a)의 문턱 전압을 나타낼 수 있는 기준 전류(Iref1)를 생성할 수 있다.
(IV) 변환 회로(1225)는 VI 변환 회로(1221)에 연결되고 기준 전압(Vref1)을 생성하기 위해 기준 전류(Iref1)를 변환하도록 구성된다. 기준 전압(Vref1)은 기준 전류(Iref1)에 비례한다. 다시 말해, 기준 전류(Iref1)가 증가함에 따라, 기준 전압(Vref1)이 증가하고; 기준 전류(Iref1)가 감소함에 따라, 기준 전압(Vref1)이 감소한다. 본 개시는 IV 변환 회로(1225)의 임의의 특정 회로 구조로 제한되지 않음을 유념한다. 기준 전압(Vref1)을 생성하기 위해 기준 전류(Iref1)를 변환할 수 있는 임의의 회로가 본 개시의 범위 내에 속한다. 예를 들어, IV 변환 회로(1225)는 IV 변환 회로(1225)의 입력 단자와 출력 단자 사이에 연결되는 적어도 하나의 저항기를 포함할 수 있다. IV 변환 회로(1225)에 기준 전류(Iref1)가 입력될 때, 기준 전압(Vref1)은 적어도 하나의 저항기의 저항 값에 기초하여 생성되고 IV 변환 회로(1225)의 출력 단자로 출력된다. 이와 같이, 전압 트래킹 회로(122)는 트랜지스터 회로(1223a)의 게이트-소스 전압(또는 문턱 전압)을 반영할 수 있는 기준 전압(Vref1)을 출력할 수 있다.
도 3a 및 도 3b를 참조하면, 일부 실시 예들에서, 도 3a에서의 트랜지스터 회로(1223a)는 트랜지스터들의 어레이(1223b)를 포함할 수 있다. 트랜지스터들의 어레이(1223b)는 메모리 어레이(110)의 선택 트랜지스터들(M11 내지 Mmn) 중에서 선택되는 복수의 트랜지스터들(T11 내지 TXY)을 포함할 수 있으며, 여기서 X 및 Y는 양의 정수들이다. 일부 실시 예들에서, 메모리 어레이(예를 들어, 도 1에서의 메모리 어레이(110))에서의 선택 트랜지스터의 문턱 전압들을 측정하는 기간 동안 트랜지스터들(T11 내지 TXY)의 게이트 단자들(G11, G1Y, GX1 및 GXY)이 서로에 연결되고; 트랜지스터들(T11 내지 TXY)의 드레인 단자들(D11, D1Y, DX1 및 DXY)이 서로에 연결되며; 트랜지스터들(T11 내지 TXY)의 소스 단자들(S11, S1Y, SX1 및 SXY)이 서로에 연결된다. 일부 실시 예들에서, 트랜지스터들(T11 내지 TXY)의 게이트 단자들(G11, G1Y, GX1 및 GXY)은 게이트 스위치들(도시되지 않음)을 통해 서로에 연결되고; 트랜지스터들(T11 내지 TXY)의 드레인 단자들(D11, D1Y, DX1 및 DXY)은 드레인 스위치들(도시되지 않음)을 통해 서로에 연결되며; 트랜지스터들(T11 내지 TXY)의 소스 단자들(S11, S1Y, SX1 및 SXY)은 소스 스위치들(도시되지 않음)을 통해 서로에 연결된다. 게이트 스위치들, 드레인 스위치들 및 소스 스위치들은 트랜지스터들의 어레이(1223b)의 문턱 전압을 측정하도록 제어될 수 있다. 이와 같이, 각 전압 트래킹 회로(122)는 메모리 어레이(110)의 메모리 셀들 중의 메모리 셀들의 그룹의 문턱 전압들을 검출하고 트래킹할 수 있다. 이에 따라, 메모리 디바이스(예를 들어, 도 1에서의 메모리 디바이스(100))에서의 전압 트래킹 회로(122)의 수량(예를 들어, VI 변환 회로(1221) 및 IV 변환 회로(1225)의 수량들)이 감소된다. 따라서, 메모리 디바이스의 제조 비용과 크기가 감소된다.
도 4는 일부 실시 예들에 따른 온도 트래킹 회로(124)의 개략도를 도시한다. 온도 트래킹 회로(124)는 도 1에 도시된 바와 같은 메모리 어레이(110)의 메모리 셀, 또는 메모리 어레이(110)의 메모리 셀들 중의 메모리 셀들의 그룹, 또는 메모리 어레이(110)의 전체 메모리 셀들의 온도를 검출하고 트래킹할 수 있다. 일부 실시 예들에서, 온도 트래킹 회로(124)는 상이한 전류 밀도들을 갖는 양극성 접합 트랜지스터(BJT, bipolar junction transistor)들(Q1 및 Q2)을 포함할 수 있다. 일부 실시 예들에서, BJT(Q1) 및 BJT(Q2)의 전류 밀도들의 비율은 1:N이며, 여기서 N은 양의 값이다. 다시 말해, BJT(Q2)의 이미터 단자를 통해 흐르는 이미터 전류는 BJT(Q1)의 이미터 단자를 통해 흐르는 이미터 전류보다 N 배 더 높다. 일부 실시 예들에서, BJT들(Q1 및 Q2)의 전류 밀도들은 BJT들(Q1 및 Q2)의 이미터 면적들에 따라 결정된다. 일부 실시 예들에서, BJT들(Q1 및 Q2)의 전류 밀도들은 BJT들(Q1 및 Q2)의 이미터 면적들이 증가함에 따라 증가하며, 이 반대도 마찬가지이다.
온도 트래킹 회로(124)는 저항기(R1) 및 가변 저항기들(R2 및 R2')을 더 포함할 수 있으며, 이때 저항기(R1)는 BJT(Q1)에 직렬로 연결되고, 가변 저항기(R2')는 노드(N1)를 통해 BJT(Q2)에 병렬로 연결되며, 가변 저항기(R2)는 노드(N2)를 통해 저항기(R1) 및 BJT(Q1)에 병렬로 연결된다. 온도 트래킹 회로(124)는 입력 단자들이 노드들(N1 및 N2)에 연결되는 비교기 회로(COMP)를 더 포함할 수 있다. 비교기 회로(COMP)는 비교기 회로의 입력들(예를 들어, 노드들(N1 및 N2))에서의 전압들이 서로 같도록, 온도 트래킹 회로(124)의 두 개의 분기에서의 전류를 설정하도록 구성된다. 온도 트래킹 회로(124)의 하나의 분기는 BJT(Q1) 및 노드(N2)를 포함하고, 온도 트래킹 회로(124)의 다른 분기는 BJT(Q2) 및 노드(N1)를 포함한다. 노드들(N1 및 N2)의 전압들이 서로 같으므로, 저항기(R1)를 통해 흐르는 전류(I1) 및 가변 저항기(R2)를 통해 흐르는 전류(I2)는 식 (1) 및 식 (2)에 따라 결정된다.
Figure 112021024403033-pat00001
(1)
Figure 112021024403033-pat00002
(2)
Figure 112021024403033-pat00003
(3)
식 (1) 및 식 (2)에서 VEB2 및 VEB1은 각각 BJT들(Q2 및 Q1)의 이미터 단자들과 베이스 단자들 사이의 전압 전위들이다. VT는 식 (3)에 따라 결정되는 열 전압이며, 이때 K는 볼츠만 상수이고, q는 전자의 전하이며, T는 절대 온도(켈빈 단위)이다. 일부 실시 예들에서, 전압들(VEB2 및 VEB1)은 온도 의존 전압들이며, 이때 전압들(VEB2 및 VEB1)의 레벨들은 온도 값들에 기초하여 달라진다. 일부 실시 예들에서, 전류(I1)은 양의 온도 계수(PTC, positive temperature coefficient)를 갖고 전류(I2)는 음의 온도 계수(NTC, negative temperature coefficient)를 가진다. 다시 말해, 온도가 증가함에 따라, 전류(I1)의 전류 레벨은 증가하고, 전류(I2)의 전류 레벨은 감소한다.
일부 실시 예들에서, 노드(N2)를 통해 흐르는 전류(I)는 식 (4)를 사용하여 전류들(I1 및 I2)에 기초하여 결정된다. 전류(I)는 노드(N3)에서 기준 전류(Iref2)를 생성하기 위해 트랜지스터들(P1, P2 및 P3)에 의해 형성되는 미러 회로에 의해 미러링된다. 기준 전압(Vref2)은 식 (5)를 사용하여 기준 전류(Iref2) 및 가변 저항기(R3)의 저항 값에 따라 결정된다.
Figure 112021024403033-pat00004
(4)
Figure 112021024403033-pat00005
(5)
이러한 방식으로, 기준 전압(Vref2)은 메모리 어레이(예를 들어, 도 1에서의 메모리 어레이(110))에서의 메모리 셀들의 온도를 나타낼 수 있다. 일부 실시 예들에서, 기준 전압(Vref2)은 R1, R2 및 R3의 값들에 기초한 PTC, NTC 또는 제로 온도 계수일 수 있다.
도 5는 일부 실시 예들에 따른 구동 회로(130)를 도시하는 개략도이다. 구동 회로(130)에 입력되는 기준 전압(Vref)은 기준 신호들(Vref1과 Vref2) 중 적어도 하나에 기초하여 생성되며, 이때 기준 신호(Vref1)는 적어도 하나의 메모리 셀의 문턱 전압을 나타내고 기준 신호(Vref2)는 적어도 하나의 메모리 셀의 온도를 나타낸다. 다시 말해, 구동 회로(130)는 적어도 하나의 메모리 셀의 문턱 전압과 적어도 하나의 메모리 셀의 온도 중 적어도 하나에 기초하여 적어도 하나의 메모리 셀에 대한 워드 라인 전압과 비트 라인 전압 중 적어도 하나를 생성할 수 있다.
일부 실시 예들에서, 구동 회로(130)는 연산 증폭기(132), 트랜지스터(134), 전압 분배 회로(136) 및 워드 라인 구동기(138)를 포함한다. 연산 증폭기(132)는 기준 신호(Vref)를 수신할 수 있고, 트랜지스터(134)의 출력으로부터 전압 분배 회로(136)를 통해 피드백 전압(V)을 수신할 수 있다. 연산 증폭기(132)는 기준 신호(Vref)와 피드백 전압(V) 사이의 차를 나타내는 에러 신호를 생성하도록 구성된다. 생성된 에러 신호는 트랜지스터(134)의 동작들을 제어하기 위해 트랜지스터(134)의 제어 단자에 제공된다. 일부 실시 예들에서, 트랜지스터(134)는 연산 증폭기(132)에 의해 출력되는 에러 신호에 기초하여 워드 라인 전압(VRWL)과 비트 라인 전압(VRBL) 중 적어도 하나를 생성하도록 구성된다.
일부 실시 예들에서, 트랜지스터(134)는 트랜지스터(134)의 입력과 출력 사이에서 저 드롭아웃(LDO, low dropout) 전압으로 동작할 수 있는 저 드롭아웃 트랜지스터이다. 이러한 방식으로, 구동 회로(130)는 트랜지스터(134)의 입력과 출력 사이의 드롭아웃 전압이 낮을 때에도 안정적으로 작동할 수 있다. 또한, 트랜지스터(134)의 드롭아웃 전압이 낮을수록, 열이 덜 발생되고 전력도 덜 소모된다.
일부 실시 예들에서, 전압 분배 회로(136)는 노드(N)을 통해 직렬로 연결된 저항기들(R1 및 R2)을 포함한다. 저항기(R1)의 하나의 단자는 트랜지스터(134)의 출력에 연결되고 저항기(R1)의 또 다른 단자는 노드(N)에 연결된다. 저항기(R2)의 하나의 단자는 노드(N)에 연결되고 저항기(R2)의 또 다른 단자는 기준 노드(예를 들어, 접지(GND))에 연결된다. 피드백 전압(V)은 노드(N)로부터 발생되며, 여기서 피드백 전압(V)의 전압 레벨은 저항기(R1, R2)의 저항 값들, 및 워드 라인 전압(VRWL) 또는 비트 라인 전압(VRBL)의 전압 레벨에 기초하여 결정된다. 저항기들(R1, R2)의 저항 값들은 설계 필요에 따라 결정되고 본 개시에서 제한되지 않는다.
워드 라인 구동기(138)는 트랜지스터(134)의 출력에 연결되어 워드 라인 전압(VRWL) 또는 비트 라인 전압(VRBL)을 수신하고, 워드 라인 전압(VRWL) 또는 비트 라인 전압(VRBL)을 사용하여 메모리 어레이(예를 들어, 도 1에서의 메모리 어레이(110))의 적어도 하나의 메모리 셀을 구동하도록 구성된다. 일부 실시 예들에서, 부하 커패시터(C)는 워드 라인 또는 비트 라인 상의 용량 부하를 나타낸다. 워드 라인 구동기(138)의 구조는 본 개시에서 제한되지 않는다. 워드 라인 전압(VRWL)과 라인 전압(VRBL) 중 적어도 하나를 사용하여 메모리 디바이스의 워드 라인들을 구동할 수 있는 임의의 회로 구조는 본 개시의 범위 내에 속한다.
일부 실시 예들에서, 기준 신호(Vref)는, 기준 전압 생성기(예를 들어, 도 1에서의 기준 전압 생성기(120))가 메모리 셀들의 문턱 전압과 온도 중 적어도 하나가 증가한다고 결정할 때, 증가한다. 기준 신호(Vref)가 증가한다고 연산 증폭기(132)의 에러 신호가 나타낼 때, 트랜지스터(134)는 워드 라인 전압(VRWL)과 비트 라인 전압(VRBL) 중 적어도 하나의 전압 레벨을 증가시키도록 제어된다. 기준 신호(Vref)가 감소한다고 연산 증폭기(132)의 에러 신호가 나타낼 때, 구동 회로(130)는 워드 라인 전압(VRWL)과 비트 라인 전압(VRBL) 중 적어도 하나의 전압 레벨을 감소시킬 수 있다. 이러한 방식으로, 구동 회로(130)는 메모리 셀들의 문턱 전압과 메모리 셀들의 온도 중 적어도 하나에 기초하여 워드 라인 전압(VRWL)과 비트 라인 전압(VRBL) 중 적어도 하나를 생성함으로써, 메모리 셀들 상에서 수행되는 판독 및 기록 동작들의 판독 및 기록 마진을 개선할 수 있다.
일부 실시 예들에서, 구동 회로(예를 들어, 도 1에서의 구동 회로(130))는 메모리 어레이(예를 들어, 도 1에서의 메모리 어레이(110))의 메모리 셀들 상에서의 판독 동작을 위한 온도와 문턱 전압 중 적어도 하나에 기초하여 비트 라인 전압(VRBL)을 생성하도록 구성된다. 일부 실시 예들에서, 구동 회로(예를 들어, 도 1에서의 구동 회로(130))는 메모리 어레이(예를 들어, 도 1에서의 메모리 어레이(110))의 메모리 셀들 상에서의 기록 동작을 위한 온도와 문턱 전압 중 적어도 하나에 기초하여 조정된 비트 라인 전압(VRBL) 및 조정된 워드 라인 전압(VRWL) 모두를 생성하도록 구성된다.
도 6은 일부 실시 예들에 따른 메모리 디바이스의 방법 도시하는 흐름도이다. 동작 S610에서, 메모리 어레이의 온도와 메모리 어레이의 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압이 생성된다. 동작 S620에서, 기준 전압에 따라 비트 라인 전압과 워드 라인 전압 중 적어도 하나가 생성된다. 동작 S630에서, 비트 라인 전압과 워드 라인 전압 중 적어도 하나에 따라 메모리 셀이 구동된다.
도 7은 일부 실시 예들에 따른 메모리 디바이스의 방법 도시하는 흐름도이다. 동작 S710에서, 메모리 어레이의 온도와 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압이 생성된다. 동작 S720에서, 기준 전압에 따라 비트 라인 전압이 생성된다. 동작 S730에서, 메모리 셀에 대한 판독 동작 시 비트 라인 전압에 따라 메모리 셀이 구동된다.
도 8은 일부 실시 예들에 따른 메모리 디바이스의 방법 도시하는 흐름도이다. 동작 S810에서, 메모리 어레이의 온도와 메모리 어레이의 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압이 생성된다. 동작 S820에서, 기준 전압에 따라 비트 라인 전압 및 워드 라인 전압이 생성된다. 동작 S830에서, 메모리 셀에 대한 기록 동작 시 비트 라인 전압 및 워드 라인 전압에 따라 메모리 셀이 구동된다.
본 개시의 실시 예들에 따르면, 메모리 셀의 온도와 문턱 전압 중 적어도 하나에 따라 비트 라인 전압과 워드 라인 전압 중 적어도 하나가 생성된다. 메모리 셀은 판독 동작 또는 기록 동작과 같은 메모리 동작 시 비트 라인 전압과 워드 라인 전압 중 적어도 하나에 따라 구동된다. 이러한 방식으로, 메모리 셀 상에서의 판독 동작 및 기록 동작의 판독 마진 및 기록 마진이 증가되고; 메모리 셀 상에서의 판독 동작 및 기록 동작의 에러율이 감소된다.
일부 실시 예들에서, 메모리 디바이스는 메모리 셀을 갖는 메모리 어레이, 기준 전압 생성기 및 구동 회로를 포함한다. 기준 전압 생성기는 메모리 어레이의 온도와 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압을 생성하도록 구성된다. 구동 회로는 기준 전압 생성기에 연결되고, 기준 전압에 따라 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 생성하도록 구성된다. 일부 실시 예들에서, 메모리 셀은 비트 라인 전압과 워드 라인 전압 중 적어도 하나에 따라 구동된다.
일부 실시 예들에서, 메모리 디바이스는 메모리 셀을 갖는 메모리 어레이, 전압 트래킹 회로, 온도 트래킹 회로 및 비트 라인 전압 조정 회로를 포함한다. 전압 트래킹 회로는 메모리 셀의 선택 트랜지스터의 문턱 전압에 기초하여 제1 기준 전압을 생성하도록 구성된다. 온도 트래킹 회로는 메모리 어레이의 온도에 기초하여 제2 기준 전압을 생성하도록 구성된다. 비트 라인 전압 조정 회로는 전압 트래킹 회로 및 온도 트래킹 회로에 연결되고, 제1 기준 전압과 제2 기준 전압 중 적어도 하나에 따라 비트 라인 전압을 생성하도록 구성된다. 메모리 어레이의 메모리 셀은 생성된 비트 라인 전압에 따라 구동된다.
일부 실시 예들에서, 방법은 메모리 어레이의 온도와 메모리 어레이의 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압을 생성하는 동작; 기준 전압에 따라 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 생성하는 동작; 및 비트 라인 전압과 워드 라인 전압 중 적어도 하나에 따라 메모리 셀을 구동하는 동작을 포함한다. 이상에서 해당 기술분야의 통상의 기술자들이 다음의 상세한 설명을 더 잘 이해할 수 있도록 여러 실시 예들의 특징들을 개략적으로 설명했다. 해당 기술분야의 통상의 기술자들은 여기에 소개된 실시 예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 변형하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있음을 이해해야 한다. 또한 해당 기술분야의 통상의 기술자들은 또한 이와 같은 균등한 구성들이 본 개시의 사상 및 범위에서 벗어나지 않음과, 본 개시의 사상 및 범위에서 벗어나지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시 예들
실시 예 1. 메모리 디바이스로서,
메모리 셀을 포함하는 메모리 어레이;
메모리 어레이의 온도와 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압을 생성하도록 구성된 기준 전압 생성기; 및
기준 전압 생성기에 연결되어, 기준 전압에 따라 비트 라인 전압과 워드 라인 전압 중 적어도 하나를 생성하도록 구성된 구동 회로를 포함하며, 메모리 셀은 비트 라인 전압과 워드 라인 전압 중 적어도 하나에 의해 구동되는 것인, 메모리 디바이스.
실시 예 2. 실시 예 1에 있어서,
기준 전압 생성기는,
제1 기준 전압을 생성하기 위해 메모리 셀의 선택 트랜지스터의 문턱 전압을 트래킹(tracking)하도록 구성된 전압 트래킹 회로;
제2 기준 전압을 생성하기 위해 메모리 어레이의 온도를 트래킹하도록 구성된 온도 트래킹 회로; 및
온도 트래킹 회로 및 전압 트래킹 회로에 연결되고, 제1 기준 전압과 제2 기준 전압 중 적어도 하나에 기초하여 기준 전압을 생성하기 위해 스위칭 동작을 수행하도록 구성된 스위칭 회로를 포함하는 것인, 메모리 디바이스.
실시 예 3. 실시 예 2에 있어서,
구동 회로는 제1 기준 전압과 제2 기준 전압 중 적어도 하나에 따라 비트 라인 전압을 생성하도록 구성되고,
메모리 셀은 메모리 셀에 저장된 데이터를 판독하도록 구성된 판독 동작 동안 비트 라인 전압에 의해 구동되는 것인, 메모리 디바이스.
실시 예 4. 실시 예 2에 있어서,
구동 회로는 제1 기준 전압과 제2 기준 전압 중 적어도 하나에 따라 비트 라인 전압 및 워드 라인 전압을 생성하도록 구성되고,
메모리 셀은 메모리 셀에 데이터를 기록하도록 구성된 기록 동작 동안 비트 라인 전압 및 워드 라인 전압에 의해 구동되는 것인, 메모리 디바이스.
실시 예 5. 실시 예 2에 있어서,
전압 트래킹 회로는,
메모리 셀의 선택 트랜지스터의 게이트 단자와 소스 단자 사이에 연결되고, 저항기를 통해 흐르는 전류를 통해 선택 트랜지스터의 문턱 전압을 감지하도록 구성된 저항기;
저항기에 연결되고, 저항기를 통해 흐르는 전류에 기초하여 기준 전류를 생성하도록 구성된 전류 미러 회로(current mirror circuit); 및
전류 미러 회로에 연결되고, 기준 전류를 변환하여 제1 기준 전압을 생성하도록 구성된 전류 대 전압 변환 회로(current to voltage conversion circuit)를 포함하는 것인, 메모리 디바이스.
실시 예 6. 실시 예 2에 있어서,
전압 트래킹 회로는,
메모리 어레이의 복수의 메모리 셀들의 복수의 선택 트랜지스터들의 게이트 단자들과 소스 단자들 사이에 연결되고, 저항기를 통해 흐르는 전류를 통해 복수의 트랜지스터들의 문턱 전압을 감지하도록 구성된 저항기;
저항기에 연결되고, 저항기를 통해 흐르는 전류에 기초하여 기준 전류를 생성하도록 구성된 전류 미러 회로(current mirror circuit); 및
전류 미러 회로에 연결되고, 기준 전류를 변환하여 제1 기준 전압을 생성하도록 구성된 전류 대 전압 변환 회로를 포함하는 것인, 메모리 디바이스.
실시 예 7. 실시 예 2에 있어서,
기준 전압 생성기는,
제1 기준 전압을 생성하기 위해 메모리 셀의 선택 트랜지스터의 문턱 전압을 트래킹하도록 구성된 전압 트래킹 회로;
제2 기준 전압을 생성하기 위해 메모리 어레이의 온도를 트래킹하도록 구성된 온도 트래킹 회로; 및
온도 트래킹 회로 및 전압 트래킹 회로에 연결되고, 제1 기준 전압에 대한 제1 가중치 및 제2 기준 전압에 대한 제2 가중치를 설정하도록 구성된 가중치 회로를 포함하며, 기준 전압은 제1 가중치 및 제2 가중치에 기초하여 생성되는 것인, 메모리 디바이스.
실시 예 8. 실시 예 1에 있어서,
구동 회로는 비트 라인 전압 조정 회로를 포함하며,
비트 라인 전압 조정 회로는,
조정된 비트 라인 전압에 기초하여 제1 피드백 전압을 생성하도록 구성된 전압 분배 회로;
제1 피드백 전압 및 기준 전압을 수신하도록 구성되고, 제1 피드백 전압과 기준 전압 사이의 전압 차인 제1 에러 신호를 생성하도록 구성된 차동 증폭기; 및
차동 증폭기에 연결되는 제어 단자를 갖고, 제1 에러 신호에 기초하여 조정된 비트 라인 전압을 생성하도록 구성된 트랜지스터를 포함하는 것인, 메모리 디바이스.
실시 예 9. 실시 예 1에 있어서,
구동 회로는 워드 라인 전압 조정 회로를 포함하며,
워드 라인 전압 조정 회로는,
조정된 워드 라인 전압에 기초하여 제2 피드백 전압을 생성하도록 구성된 전압 분배 회로;
제2 피드백 전압 및 기준 전압을 수신하도록 구성되고, 제2 피드백 전압과 기준 전압 사이의 전압 차인 제2 에러 신호를 생성하도록 구성된 차동 증폭기; 및
차동 증폭기에 연결되는 제어 단자를 갖고, 제2 에러 신호에 기초하여 조정된 워드 라인 전압을 생성하도록 구성된 트랜지스터를 포함하는 것인, 메모리 디바이스.
실시 예 10. 메모리 디바이스로서,
메모리 셀을 포함하는 메모리 어레이;
메모리 셀의 선택 트랜지스터의 문턱 전압에 기초하여 제1 기준 전압을 생성하도록 구성된 전압 트래킹 회로;
메모리 어레이의 온도에 기초하여 제2 기준 전압을 생성하도록 구성된 온도 트래킹 회로; 및
전압 트래킹 회로 및 온도 트래킹 회로에 연결되고, 제1 기준 전압과 제2 기준 전압 중 적어도 하나에 따라 비트 라인 전압을 생성하도록 구성된 비트 라인 전압 조정 회로를 포함하며,
메모리 셀은 비트 라인 전압에 의해 구동되는 것인, 메모리 디바이스.
실시 예 11. 실시 예 10에 있어서,
전압 트래킹 회로는,
메모리 셀의 선택 트랜지스터의 게이트 단자와 소스 단자 사이에 연결되고, 저항기를 통해 흐르는 전류를 통해 선택 트랜지스터의 문턱 전압을 감지하도록 구성된 저항기;
저항기에 연결되고, 저항기를 통해 흐르는 전류에 기초하여 기준 전류를 생성하도록 구성된 전류 미러 회로; 및
전류 미러 회로에 연결되고, 기준 전류를 변환하여 제1 기준 전압을 생성하도록 구성된 전류 대 전압 변환 회로를 포함하는 것인, 메모리 디바이스.
실시 예 12. 실시 예 10에 있어서,
전압 트래킹 회로는,
메모리 어레이의 복수의 메모리 셀들의 복수의 선택 트랜지스터들의 게이트 단자들과 소스 단자들 사이에 연결되고, 저항기를 통해 흐르는 전류를 통해 복수의 트랜지스터들의 문턱 전압을 감지하도록 구성된 저항기;
저항기에 연결되고, 저항기를 통해 흐르는 전류에 기초하여 기준 전류를 생성하도록 구성된 전류 미러 회로; 및
전류 미러 회로에 연결되고, 기준 전류를 변환하여 제1 기준 전압을 생성하도록 구성된 전류 대 전압 변환 회로를 포함하는 것인, 메모리 디바이스.
실시 예 13. 실시 예 10에 있어서,
비트 라인 전압 조정 회로는,
조정된 비트 라인 전압에 기초하여 제1 피드백 전압을 생성하도록 구성된 전압 분배 회로;
제1 피드백 전압 및 기준 전압을 수신하도록 구성되고, 제1 피드백 전압과 기준 전압 사이의 전압 차인 제1 에러 신호를 생성하도록 구성된 차동 증폭기; 및
차동 증폭기에 연결되는 제어 단자를 갖고, 제1 에러 신호에 기초하여 조정된 비트 라인 전압을 생성하도록 구성된 트랜지스터를 포함하는 것인, 메모리 디바이스.
실시 예 14. 실시 예 10에 있어서,
전압 트래킹 회로 및 온도 트래킹 회로에 연결되고, 조정된 워드 라인 전압을 생성하기 위해 제1 기준 전압 및 제2 기준 전압에 따라 워드 라인 전압을 조정하도록 구성된 워드 라인 전압 조정 회로를 더 포함하며,
워드 라인 전압 조정 회로는,
조정된 워드 라인 전압에 기초하여 제2 피드백 전압을 생성하도록 구성된 전압 분배 회로;
제2 피드백 전압 및 기준 전압을 수신하도록 구성되고, 제2 피드백 전압과 기준 전압 사이의 전압 차인 제2 에러 신호를 생성하도록 구성된 차동 증폭기; 및
차동 증폭기에 연결되는 제어 단자를 갖고, 제2 에러 신호에 기초하여 조정된 워드 라인 전압을 생성하도록 구성된 트랜지스터를 포함하는 것인, 메모리 디바이스.
실시 예 15. 방법으로서,
메모리 어레이의 온도와 메모리 어레이의 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압을 생성하는 단계;
기준 전압에 따라 비트 라인 전압과 워드 라인 전압 중 적어도 하나의 전압을 생성하는 단계; 및
비트 라인 전압과 워드 라인 전압 중 적어도 하나의 전압에 따라 메모리 셀을 구동하는 단계;
를 포함하는, 방법.
실시 예 16. 실시 예 15에 있어서,
메모리 어레이의 온도와 메모리 어레이의 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압을 생성하는 단계는,
메모리 셀의 선택 트랜지스터의 문턱 전압에 기초하여 제1 기준 전압을 생성하는 단계;
메모리 어레이의 온도에 기초하여 제2 기준 전압을 생성하는 단계; 및
제1 기준 전압 및 제2 기준 전압에 기초하여 기준 전압을 생성하기 위해 스위칭 동작을 수행하는 단계를 포함하는 것인, 방법.
실시 예 17. 실시 예 16에 있어서,
메모리 셀의 선택 트랜지스터의 문턱 전압에 기초하여 제1 기준 전압을 생성하는 단계는,
저항기를 통해 흐르는 전류를 통해 선택 트랜지스터의 문턱 전압을 감지하는 단계;
저항기를 통해 흐르는 전류에 기초하여 기준 전류를 생성하는 단계; 및
기준 전류를 변환하여 제1 기준 전압을 생성하는 단계를 포함하는 것인, 방법.
실시 예 18. 실시 예 16에 있어서,
메모리 어레이의 온도와 메모리 어레이의 메모리 셀의 선택 트랜지스터의 문턱 전압 중 적어도 하나에 기초하여 기준 전압을 생성하는 단계는,
메모리 셀의 선택 트랜지스터의 문턱 전압에 기초하여 제1 기준 전압을 생성하는 단계;
메모리 어레이의 온도에 기초하여 제2 기준 전압을 생성하는 단계; 및
제1 기준 전압에 대한 제1 가중치 및 제2 기준 전압에 대한 제2 가중치를 설정하는 단계;
제1 기준 전압 및 제1 가중치에 기초하여 제1 가중화된 기준 전압을 생성하는 단계;
제2 기준 전압 및 제2 가중치에 기초하여 제2 가중화된 기준 전압을 생성하는 단계; 및
제1 가중화된 기준 전압과 제2 가중화된 기준 전압 중 적어도 하나에 기초하여 기준 전압을 생성하는 단계를 포함하는 것인, 방법.
실시 예 19. 실시 예 15에 있어서,
기준 전압에 기초하여 비트 라인 전압과 워드 라인 전압 중 적어도 하나의 전압을 생성하는 단계는,
비트 라인 전압에 기초하여 제1 피드백 전압을 생성하는 단계;
제1 피드백 전압과 기준 전압 사이의 전압 차인 제1 에러 신호를 생성하는 단계; 및
제1 에러 신호에 기초하여 비트 라인 전압을 생성하는 단계를 포함하는 것인, 방법.
실시 예 20. 실시 예 15에 있어서,
기준 전압에 기초하여 조정된 비트 라인 전압과 조정된 워드 라인 전압 중 적어도 하나의 조정된 전압을 생성하는 단계는,
워드 라인 전압에 기초하여 제2 피드백 전압을 생성하는 단계;
제2 피드백 전압과 기준 전압 사이의 전압 차인 제2 에러 신호를 생성하는 단계; 및
제2 에러 신호에 기초하여 워드 라인 전압을 생성하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 메모리 디바이스로서,
    메모리 셀을 포함하는 메모리 어레이;
    상기 메모리 어레이의 온도와 상기 메모리 셀의 선택 트랜지스터의 문턱 전압, 중 적어도 하나에 기초하여 기준 전압을 생성하도록 구성된 기준 전압 생성기; 및
    상기 기준 전압 생성기에 커플링되고, 상기 기준 전압에 따라 비트 라인 전압과 워드 라인 전압, 중 적어도 하나를 생성하도록 구성된 구동 회로를 포함하며, 상기 메모리 셀은 상기 비트 라인 전압과 상기 워드 라인 전압, 중 적어도 하나에 의해 구동되고,
    상기 기준 전압 생성기는 제1 기준 전압을 생성하기 위해 상기 메모리 셀의 상기 선택 트랜지스터의 상기 문턱 전압을 트래킹(tracking)하도록 구성된 전압 트래킹 회로를 포함하고,
    상기 전압 트래킹 회로는,
    상기 메모리 셀의 상기 선택 트랜지스터의 게이트 단자와 소스 단자 사이에 커플링되고, 저항기를 통해 흐르는 전류를 통해 상기 선택 트랜지스터의 상기 문턱 전압을 감지하도록 구성된 상기 저항기;
    상기 저항기에 커플링되고, 상기 저항기를 통해 흐르는 전류에 기초하여 기준 전류를 생성하도록 구성된 전류 미러 회로(current mirror circuit); 및
    상기 전류 미러 회로에 커플링되고, 상기 기준 전류를 변환하여 상기 제1 기준 전압을 생성하도록 구성된 전류 대 전압 변환 회로(current to voltage conversion circuit)를 포함하는 것인, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 기준 전압 생성기는,
    제2 기준 전압을 생성하기 위해 상기 메모리 어레이의 상기 온도를 트래킹하도록 구성된 온도 트래킹 회로; 및
    상기 온도 트래킹 회로 및 상기 전압 트래킹 회로에 커플링되고, 상기 제1 기준 전압과 상기 제2 기준 전압, 중 적어도 하나에 기초하여 상기 기준 전압을 생성하기 위해 스위칭 동작을 수행하도록 구성된 스위칭 회로를 더 포함하는 것인, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 구동 회로는 상기 제1 기준 전압과 상기 제2 기준 전압, 중 적어도 하나에 따라 상기 비트 라인 전압을 생성하도록 구성되고,
    상기 메모리 셀은 상기 메모리 셀에 저장된 데이터를 판독하도록 구성된 판독 동작 동안 상기 비트 라인 전압에 의해 구동되는 것인, 메모리 디바이스.
  4. 제2항에 있어서,
    상기 구동 회로는 상기 제1 기준 전압과 상기 제2 기준 전압, 중 적어도 하나에 따라 상기 비트 라인 전압 및 상기 워드 라인 전압을 생성하도록 구성되고,
    상기 메모리 셀은 상기 메모리 셀에 데이터를 기록하도록 구성된 기록 동작 동안 상기 비트 라인 전압 및 상기 워드 라인 전압에 의해 구동되는 것인, 메모리 디바이스.
  5. 메모리 디바이스로서,
    메모리 셀을 포함하는 메모리 어레이;
    상기 메모리 어레이의 온도와 상기 메모리 셀의 선택 트랜지스터의 문턱 전압, 중 적어도 하나에 기초하여 기준 전압을 생성하도록 구성된 기준 전압 생성기; 및
    상기 기준 전압 생성기에 커플링되고, 상기 기준 전압에 따라 비트 라인 전압과 워드 라인 전압, 중 적어도 하나를 생성하도록 구성된 구동 회로를 포함하며, 상기 메모리 셀은 상기 비트 라인 전압과 상기 워드 라인 전압, 중 적어도 하나에 의해 구동되고,
    상기 기준 전압 생성기는 제1 기준 전압을 생성하기 위해 상기 메모리 셀의 상기 선택 트랜지스터의 상기 문턱 전압을 트래킹하도록 구성된 전압 트래킹 회로를 포함하고,
    상기 전압 트래킹 회로는,
    상기 메모리 어레이의 복수의 메모리 셀의 복수의 선택 트랜지스터의 게이트 단자와 소스 단자 사이에 커플링되고, 저항기를 통해 흐르는 전류를 통해 상기 복수의 선택 트랜지스터의 문턱 전압을 감지하도록 구성된 상기 저항기;
    상기 저항기에 커플링되고, 상기 저항기를 통해 흐르는 전류에 기초하여 기준 전류를 생성하도록 구성된 전류 미러 회로; 및
    상기 전류 미러 회로에 커플링되고, 상기 기준 전류를 변환하여 상기 제1 기준 전압을 생성하도록 구성된 전류 대 전압 변환 회로를 포함하는 것인, 메모리 디바이스.
  6. 제1항에 있어서,
    상기 기준 전압 생성기는,
    제2 기준 전압을 생성하기 위해 상기 메모리 어레이의 상기 온도를 트래킹하도록 구성된 온도 트래킹 회로; 및
    상기 온도 트래킹 회로 및 상기 전압 트래킹 회로에 커플링되고, 상기 제1 기준 전압에 대한 제1 가중치 및 상기 제2 기준 전압에 대한 제2 가중치를 설정하도록 구성된 가중치 회로를 포함하며, 상기 기준 전압은 상기 제1 가중치 및 상기 제2 가중치에 기초하여 생성되는 것인, 메모리 디바이스.
  7. 제1항에 있어서,
    상기 구동 회로는 비트 라인 전압 조정 회로를 포함하며,
    상기 비트 라인 전압 조정 회로는,
    조정된 비트 라인 전압에 기초하여 제1 피드백 전압을 생성하도록 구성된 전압 분배 회로;
    상기 제1 피드백 전압 및 상기 기준 전압을 수신하도록 구성되고, 상기 제1 피드백 전압과 상기 기준 전압 사이의 전압 차인 제1 에러 신호를 생성하도록 구성된 차동 증폭기; 및
    상기 차동 증폭기에 커플링되는 제어 단자를 갖고, 상기 제1 에러 신호에 기초하여 상기 조정된 비트 라인 전압을 생성하도록 구성된 트랜지스터를 포함하는 것인, 메모리 디바이스.
  8. 제1항에 있어서,
    상기 구동 회로는 워드 라인 전압 조정 회로를 포함하며,
    상기 워드 라인 전압 조정 회로는,
    조정된 워드 라인 전압에 기초하여 제2 피드백 전압을 생성하도록 구성된 전압 분배 회로;
    상기 제2 피드백 전압 및 상기 기준 전압을 수신하도록 구성되고, 상기 제2 피드백 전압과 상기 기준 전압 사이의 전압 차인 제2 에러 신호를 생성하도록 구성된 차동 증폭기; 및
    상기 차동 증폭기에 커플링되는 제어 단자를 갖고, 상기 제2 에러 신호에 기초하여 상기 조정된 워드 라인 전압을 생성하도록 구성된 트랜지스터를 포함하는 것인, 메모리 디바이스.
  9. 메모리 디바이스로서,
    메모리 셀을 포함하는 메모리 어레이;
    상기 메모리 셀의 선택 트랜지스터의 문턱 전압에 기초하여 제1 기준 전압을 생성하도록 구성된 전압 트래킹 회로;
    상기 메모리 어레이의 온도에 기초하여 제2 기준 전압을 생성하도록 구성된 온도 트래킹 회로; 및
    상기 전압 트래킹 회로 및 상기 온도 트래킹 회로에 커플링되고, 상기 제1 기준 전압과 상기 제2 기준 전압, 중 적어도 하나에 따라 비트 라인 전압을 생성하도록 구성된 비트 라인 전압 조정 회로를 포함하며,
    상기 메모리 셀은 상기 비트 라인 전압에 의해 구동되는 것인, 메모리 디바이스.
  10. 방법으로서,
    메모리 어레이의 온도와 상기 메모리 어레이의 메모리 셀의 선택 트랜지스터의 문턱 전압, 중 적어도 하나에 기초하여 기준 전압을 생성하는 단계;
    상기 기준 전압에 따라 비트 라인 전압과 워드 라인 전압, 중 적어도 하나의 전압을 생성하는 단계; 및
    상기 비트 라인 전압과 상기 워드 라인 전압, 중 적어도 하나의 전압에 따라 상기 메모리 셀을 구동하는 단계;
    를 포함하고,
    상기 메모리 어레이의 온도와 상기 메모리 어레이의 메모리 셀의 선택 트랜지스터의 문턱 전압, 중 적어도 하나에 기초하여 기준 전압을 생성하는 단계는,
    메모리 셀의 선택 트랜지스터의 문턱 전압에 기초하여 제1 기준 전압을 생성하는 단계를 포함하고,
    상기 메모리 셀의 선택 트랜지스터의 문턱 전압에 기초하여 제1 기준 전압을 생성하는 단계는,
    저항기를 통해 흐르는 전류를 통해 선택 트랜지스터의 문턱 전압을 감지하는 단계 - 상기 저항기는 상기 메모리 셀의 선택 트랜지스터의 소스 단자 및 게이트 단자 사이에 커플링되어 있음 -;
    저항기를 통해 흐르는 전류에 기초하여 기준 전류를 생성하는 단계; 및
    기준 전류를 변환하여 제1 기준 전압을 생성하는 단계를 포함하는 것인, 방법.
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