KR20210004444A - 온도 보상 회로를 포함하는 불휘발성 메모리 장치 - Google Patents

온도 보상 회로를 포함하는 불휘발성 메모리 장치 Download PDF

Info

Publication number
KR20210004444A
KR20210004444A KR1020190080879A KR20190080879A KR20210004444A KR 20210004444 A KR20210004444 A KR 20210004444A KR 1020190080879 A KR1020190080879 A KR 1020190080879A KR 20190080879 A KR20190080879 A KR 20190080879A KR 20210004444 A KR20210004444 A KR 20210004444A
Authority
KR
South Korea
Prior art keywords
current
compensation
temperature
transistor
differential
Prior art date
Application number
KR1020190080879A
Other languages
English (en)
Inventor
임지훈
아마드 빌랄 잔주아
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190080879A priority Critical patent/KR20210004444A/ko
Priority to US16/846,528 priority patent/US11069406B2/en
Priority to CN202010344431.5A priority patent/CN112185448A/zh
Publication of KR20210004444A publication Critical patent/KR20210004444A/ko
Priority to US17/350,292 priority patent/US11790988B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/10—Efficient use of energy, e.g. using compressed air or pressurized fluid as energy carrier
    • Y02P80/15—On-site combined power, heat or cool generation or distribution, e.g. combined heat and power [CHP] supply

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 온도에 따른 제1 차동 신호 및 제2 차동 신호를 수신하고, 제1 및 제2 차동 신호들 사이의 차이 값에 대응하는 제1 보상 전류 및 제2 보상 전류를 생성하도록 구성된 차동 전류 드라이버, 기준 전류와 제1 보상 전류의 합인 제1 전류를 미러링하여 제1 전류의 값과 동일한 값을 가지는 제2 전류를 생성하고, 제2 전류와 제2 보상 전류의 차이 값에 따라 기준 전류를 조절하도록 구성된 전류 미러 회로, 및 조절된 기준 전류를 기반으로 프로그램 전류 또는 읽기 전류를 생성하도록 구성된 트리밍 회로를 포함한다.

Description

온도 보상 회로를 포함하는 불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE INCLUDING TEMPERATURE COMPENSATION CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는 온도 보상 회로를 포함하는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리는 상 변화 메모리, 강유전체 메모리, 자기 메모리, 저항성 메모리, 플래시 메모리와 같은 불휘발성 메모리들을 포함한다. 특히, 불휘발성 메모리들 중에서 상 변화 메모리는 전류를 통해 메모리 셀들의 저항 값들을 변환하여 프로그램 동작을 수행하거나 전류를 통해 메모리 셀들에 저장된 데이터를 읽을 수 있다.
상 변화 메모리 셀들에 대한 프로그램 동작 또는 읽기 동작 수행 시, 불휘발성 메모리 장치의 온도에 따라 프로그램 동작 또는 읽기 동작을 위한 전류가 달라질 수 있다. 즉, 불휘발성 메모리 장치의 온도를 고려하여 프로그램 동작 또는 읽기 동작을 위한 전류가 조절되어야 한다.
본 발명의 목적은 불휘발성 메모리 장치의 온도에 따라 불휘발성 메모리 장치의 동작을 위한 전류를 조절할 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 온도에 따른 제1 차동 신호 및 제2 차동 신호를 수신하고, 상기 제1 및 제2 차동 신호들 사이의 차이 값에 대응하는 제1 보상 전류 및 제2 보상 전류를 생성하도록 구성된 차동 전류 드라이버, 기준 전류와 상기 제1 보상 전류의 합인 제1 전류를 미러링하여 상기 제1 전류의 값과 동일한 값을 가지는 제2 전류를 생성하고, 상기 제2 전류와 상기 제2 보상 전류의 차이 값에 따라 상기 기준 전류를 조절하도록 구성된 전류 미러 회로, 및 상기 조절된 기준 전류를 기반으로 프로그램 전류 또는 읽기 전류를 생성하도록 구성된 트리밍 회로를 포함한다.
본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 온도를 감지하고, 상기 감지된 온도에 따른 제1 차동 신호 및 제2 차동 신호를 생성하도록 구성된 온도 센서, 기준 전류를 생성하도록 구성된 기준 전류 생성기, 상기 제1 및 제2 차동 신호들 사이의 차이 값에 대응하는 제1 보상 전류 및 제2 보상 전류를 생성하고, 상기 기준 전류와 상기 제1 보상 전류의 합인 제1 전류를 미러링하여 상기 제1 전류의 값과 동일한 값을 가지는 제2 전류를 생성하고, 상기 제2 전류와 상기 제2 보상 전류의 차이 값에 따라 상기 기준 전류를 조절하도록 구성된 전류 조절기, 및 상기 조절된 기준 전류를 기반으로 상기 메모리 셀 어레이에 연결된 비트 라인 또는 워드 라인을 구동하도록 구성된 쓰기 드라이버를 포함한다.
본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이에 연결된 비트 라인 또는 워드 라인을 구동하기 위해 온도에 따른 제1 차동 신호 및 제2 차동 신호를 기반으로 기준 전류를 조절하도록 구성된 온도 보상 회로를 포함하고, 상기 온도 보상 회로는 상기 제1 및 제2 차동 신호들 사이의 차이 값에 대응하는 제1 보상 전류 및 제2 보상 전류를 생성하도록 구성된 차동 전류 드라이버 및 상기 기준 전류와 상기 제1 보상 전류의 합인 제1 전류를 미러링하여 상기 제1 전류의 값과 동일한 값을 가지는 제2 전류를 생성하고, 상기 제2 전류와 상기 제2 보상 전류의 차이 값에 대응하는 상기 조절된 기준 전류를 생성하도록 구성된 전류 미러 회로를 포함한다.
본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치는 온도 보상 크기 신호에 대응하는 값을 가지는 바이어스 전류를 출력하도록 구성된 전류원, 상기 전류원의 제1 출력 단에 연결되며, 제1 차동 신호에 기초하여 제1 보상 전류를 출력하도록 구성된 제1 트랜지스터, 상기 전류원의 상기 제1 출력 단에 연결되며, 제2 차동 신호에 기초하여 제2 보상 전류를 출력하도록 구성된 제2 트랜지스터, 상기 제1 트랜지스터의 제2 출력 단에 연결되며, 기준 전압에 기초하여 기준 전류를 상기 제2 출력 단으로 출력하도록 구성된 제3 트랜지스터, 상기 제1 트랜지스터 및 상기 제3 트랜지스터의 공통 출력 단에 연결되는 제4 트랜지스터, 상기 제4 트랜지스터의 제1 게이트 단 및 상기 제2 트랜지스터의 제3 출력 단에 연결되는 제5 트랜지스터, 및 상기 제3 출력 단에 연결되며, 상기 제3 출력 단으로 조절된 기준 전류를 출력하도록 구성된 제6 트랜지스터를 포함하고, 상기 공통 출력 단, 상기 제4 트랜지스터의 상기 제1 게이트 단, 및 상기 제5 트랜지스터의 제2 게이트 단은 서로 연결되고, 상기 제1 차동 신호 및 상기 제2 차동 신호의 차이 값은 온도에 따라 변경된다.
본 발명에 따른 불휘발성 메모리 장치는 온도에 따라 불휘발성 메모리 장치의 동작을 위한 전류를 조절하는 온도 보상 회로를 포함할 수 있다.
또한, 본 발명의 불휘발성 메모리 장치에 포함된 온도 보상 회로는 캐패시터를 포함하지 않고 트랜지스터들을 기반으로 구현됨으로써, 온도 보상 회로의 면적이 작아질 수 있고, 전력이 적게 소모될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 블록도이다.
도 2는 도 1의 뱅크 어레이의 뱅크의 하나의 예시를 보여주는 블록도이다.
도 3은 도 1의 뱅크 어레이의 뱅크의 다른 예시를 보여주는 블록도이다.
도 4는 도 2의 메모리 셀 어레이의 예시적인 회로도이다.
도 5는 도 4의 메모리 셀들에서 프로그램 동작 및 읽기 동작을 유발하는 전류 펄스의 하나의 예시를 보여준다.
도 6은 본 발명의 실시 예에 따라 선택된 메모리 셀에 대하여 프로그램 동작 또는 읽기 동작을 수행하는 예시를 보여주는 도면이다.
도 7은 도 1의 전류 조절기의 예시적인 블록도를 보여준다.
도 8은 도 7의 보상 전류들의 예시를 보여주는 도면이다.
도 9는 도 7의 온도 보상 회로의 하나의 예시를 보여주는 회로도이다.
도 10은 도 9의 온도 보상 회로의 추가적인 예시를 보여주는 회로도이다.
도 11은 도 7의 온도 보상 회로의 다른 예시를 보여주는 회로도이다.
도 12는 도 7의 온도 보상 회로의 다른 예시를 보여주는 회로도이다.
도 13은 본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치의 구조의 예시를 보여준다.
도 14는 본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치의 구조의 예시를 보여준다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 컴퓨팅 장치의 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 뱅크 어레이(110), 어드레스 버퍼(120), 커맨드 버퍼(130), 제어 로직 회로(140), 기준 전류 생성기(150), 온도 센서(160), 전류 조절기(170), 및 데이터 버퍼(180)를 포함한다.
뱅크 어레이(110)는 제1 내지 제n 뱅크들(111~11n)을 포함할 수 있다. 제1 내지 제n 뱅크들(111~11n) 각각은 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있다. 제1 내지 제n 뱅크들(111~11n) 각각은 서로 독립적으로 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로그램 동작은 0 논리 값을 1 논리 값으로 변환하는 셋 동작 및 1 논리 값을 0 논리 값으로 변환하는 리셋 동작을 포함할 수 있다. 뱅크 어레이(110)에 포함된 뱅크들의 개수는 한정되지 않는다.
어드레스 버퍼(120)는 외부의 장치로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 버퍼(120)는 수신된 어드레스(ADDR) 중 뱅크 어드레스(BA)를 제어 로직 회로(140)에 전달할 수 있다. 어드레스 버퍼(120)는 수신된 어드레스(ADDR) 중 행 어드레스(RA) 및 열 어드레스(CA)를 뱅크 어레이(110)에 전달할 수 있다. 어드레스 버퍼(120)는 제어 로직 회로(140)가 뱅크 어드레스(BA)에 기초하여 선택한 뱅크로 행 어드레스(RA) 및 열 어드레스(CA)를 전달할 수 있다.
커맨드 버퍼(130)는 외부의 장치로부터 커맨드(CMD)를 수신할 수 있다. 커맨드 버퍼(130)는 수신된 커맨드(CMD)를 제어 로직 회로(140)에 전달할 수 있다.
제어 로직 회로(140)는 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다. 제어 로직 회로(140)는 외부 장치로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 로직 회로(140)는 어드레스 버퍼(120)로부터 뱅크 어드레스(BA)를 수신하고, 커맨드 버퍼(130)로부터 커맨드(CMD)를 수신할 수 있다. 제어 로직 회로(140)는 제어 신호(CTRL), 뱅크 어드레스(BA), 및 커맨드(CMD)에 따라 동작할 수 있다.
제어 로직 회로(140)는 온도 보상 제어 신호(TC)를 전류 조절기(170)로 제공할 수 있다. 예를 들어, 제어 로직 회로(140)는 제어 신호(CTRL)를 통해 외부의 장치로부터 온도 보상 제어 신호(TC)를 수신할 수 있다. 온도 보상 제어 신호(TC)는 전류 조절기(170)가 생성하는 동작 전류(Ir)의 값을 제어하기 위한 신호이다. 이에 따라, 온도 보상 제어 신호(TC)에 기초하여 전류 조절기(170)로부터 생성되는 동작 전류(Ir)의 크기가 달라질 수 있다. 온도 보상 제어 신호(TC)는 뱅크 어레이(110)의 메모리 셀들의 온도에 따른 특성에 따라 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
기준 전류 생성기(150)는 불휘발성 메모리 장치(100)의 다양한 동작들을 위한 기준 전류(Iref)를 생성할 수 있다. 예를 들어, 기준 전류(Iref)를 기반으로 프로그램 동작을 위한 프로그램 전류가 생성되거나 읽기 동작을 위한 읽기 전류가 생성될 수 있다. 기준 전류 생성기(150)는 생성된 기준 전류(Iref)를 전류 조절기(170)로 전달할 수 있다. 기준 전류 생성기(150)는 기준 전류(Iref)를 전류 조절기(170)로 전달하기 위해, 기준 전압(Vref)을 전류 조절기(170)로 제공할 수 있다. 전류 조절기(170)는 제공된 기준 전압(Vref)에 기초하여 기준 전류(Iref)를 수신할 수 있다. 예를 들어, 기준 전류 생성기(150)는 밴드갭 기준(BGR; Bandgap Reference) 회로일 수 있다.
온도 센서(160)는 불휘발성 메모리 장치(100)의 온도를 감지할 수 있다. 온도 센서(160)는 감지된 온도에 따라 제1 및 제2 차동 신호들(DS1, DS2)을 생성할 수 있다. 차동 신호들(DS1, DS2) 사이의 차이는 감지된 온도에 따라 달라질 수 있다. 예를 들어, 제1 및 제2 차동 신호들(DS1, DS2)의 값은 기준 온도에서 동일할 수 있다. 이 경우, 제1 및 제2 차동 신호들(DS1, DS2) 사이의 차이 값은 감지된 온도가 기준 온도보다 증가됨에 따라 양의 방향으로 증가되고, 감지된 온도가 기준 온도보다 감소됨에 따라 음의 방향으로 증가될 수 있다. 예를 들어, 차동 신호들(DS1, DS2)은 전압 신호들 또는 전류 신호들일 수 있다. 생성된 차동 신호들(DS1, DS2)은 전류 조절기(170)로 제공될 수 있다.
전류 조절기(170)는 차동 신호들(DS1, DS2) 및 기준 전류(Iref)를 기반으로 뱅크 어레이(110)로 제공될 동작 전류(Ir)를 생성할 수 있다. 전류 조절기(170)는 불휘발성 메모리 장치(100)의 온도에 따라 기준 전류(Iref)를 조절하여 동작 전류(Ir)를 생성할 수 있다. 구체적으로, 전류 조절기(170)는 차동 신호들(DS1, DS2) 및 온도 보상 제어 신호(TC)에 기초하여 보상 전류들을 생성할 수 있다. 전류 조절기(170)는 생성된 보상 전류들을 기반으로 기준 전류(Iref)를 조절할 수 있다.
전류 조절기(170)는 불휘발성 메모리 장치(100)의 동작에 따라 동작 전류(Ir)를 생성할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)가 프로그램 동작을 수행하는 경우, 전류 조절기(170)는 프로그램 전류 값에 대응하는 동작 전류(Ir)를 생성할 수 있다. 불휘발성 메모리 장치(100)가 읽기 동작을 수행하는 경우, 전류 조절기(170)는 읽기 전류 값에 대응하는 동작 전류(Ir)를 생성할 수 있다.
동작 전류(Ir)는 뱅크 어레이(110)로 제공될 수 있다. 뱅크 어레이(110)는 동작 전류(Ir)를 기반으로 프로그램 동작, 읽기 동작 등의 다양한 동작들을 수행할 수 있다.
데이터 버퍼(180)는 뱅크들(111-11n) 중 선택된 하나의 뱅크와 데이터 신호들(DQ)을 교환할 수 있다. 또한 데이터 버퍼(180)는 외부의 장치와 데이터 신호들(DQ)을 교환할 수 있다.
상술한 바와 같이, 불휘발성 메모리 장치(100)는 온도에 따라 뱅크 어레이(110)로 제공될 동작 전류(Ir)를 조절하는 구성 요소들(예를 들어, 기준 전류 생성기(150), 온도 센서(160), 및 전류 조절기(170))을 포함할 수 있다. 이에 따라, 불휘발성 메모리 장치(100)는 온도에 의존하는 동작 전류(Ir)를 기반으로 다양한 동작들을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 온도에 따라 프로그램 전류를 조절하여 프로그램 동작을 수행하거나 온도에 따라 읽기 전류를 조절하여 읽기 동작을 수행할 수 있다.
도 2는 도 1의 뱅크 어레이의 뱅크의 하나의 예시를 보여주는 블록도이다. 도 2의 뱅크(200)는 도 1의 제1 내지 제n 뱅크들(111~11n) 중 하나일 수 있다. 도 2를 참조하면, 뱅크(200)는 메모리 셀 어레이(210), 행 디코더(220), 행 드라이버(230), 열 디코더(240), 쓰기 드라이버들(250), 및 감지 증폭기들(260)을 포함할 수 있다.
메모리 셀 어레이(210)는 워드 라인들(WL), 비트 라인들(BL)에 연결되는 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀들의 각 행은 하나의 워드 라인에 연결될 수 있다. 메모리 셀들의 각 열은 하나의 비트 라인에 연결될 수 있다. 예를 들어, 메모리 셀 어레이(210)는 상 변화 메모리(Phase Change Memory) 셀들을 포함할 수 있다.
메모리 셀 어레이(210)는 제1 내지 제m 셀 영역들(211~21m)로 구분될 수 있다. 제1 내지 제m 셀 영역들(211~21m) 각각은 적어도 하나의 비트 라인에 대응되는 메모리 셀들을 포함할 수 있다. 구분되는 영역들의 개수인 m은 쓰기 드라이버들(250)의 개수에 대응할 수 있다. 예를 들어, 하나의 셀 영역과 하나의 쓰기 드라이버는 뱅크(200)에서 하나의 베이(bay)로 정의될 수 있다.
행 디코더(220)는 워드 라인들(WL)을 통해 메모리 셀 어레이(210)에 연결된다. 행 디코더(220)는 도 1의 어드레스 버퍼(120)로부터 행 어드레스(RA)를 수신할 수 있다. 행 디코더(220)는 행 어드레스(RA)에 따라 워드 라인들(WL) 중 하나의 워드 라인을 선택할 수 있다. 예를 들어, 행 디코더(220)는 선택 전압 또는 선택 전류가 선택된 워드 라인에 인가되도록 구성될 수 있다. 또한, 행 디코더(220)는 비선택 전압 또는 비선택 전류가 비선택된 워드 라인들에 인가되도록 구성될 수 있다.
행 드라이버(230)는 행 디코더(220)를 통해 워드 라인들(WL)로 선택 전압 또는 선택 전류를 인가할 수 있다. 예를 들어, 행 드라이버(230)는 프로그램 동작에서 프로그램 전압을 워드 라인들(WL)로 인가할 수 있다. 행 드라이버(230)는 읽기 동작에서 읽기 전압을 워드 라인들(WL)로 인가할 수 있다.
열 디코더(240)는 비트 라인들(BL)을 통해 메모리 셀 어레이(210)에 연결된다. 열 디코더(240)는 도 1의 어드레스 버퍼(120)로부터 열 어드레스(CA)를 수신할 수 있다. 열 디코더(240)는 열 어드레스(CA)에 따라 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 선택된 비트 라인은 동작 전류(Ir)에 기초하여 쓰기 드라이버들(250)에 의해 구동될 수 있다. 예를 들어, 프로그램 동작 시, 선택된 비트 라인은 프로그램 전류에 기초하여 쓰기 드라이버들(250)에 의해 구동될 수 있다. 읽기 동작 시, 선택된 비트 라인은 읽기 전류에 기초하여 쓰기 드라이버들(250)에 의해 구동될 수 있다.
쓰기 드라이버들(250)은 동작 전류(Ir)를 기반으로 비트 라인들(BL)을 구동할 수 있다. 구체적으로, 쓰기 드라이버들(250)은 동작 전류(Ir)가 선택된 비트 라인으로 흐르도록 선택된 비트 라인을 구동할 수 있다. 예를 들어, 프로그램 동작 시, 쓰기 드라이버들(250)은 데이터 신호들(DQ)에 기초하여 동작 전류(Ir)가 비트 라인들(BL)로 흐르도록 비트 라인들(BL)을 구동할 수 있다. 이 경우, 동작 전류(Ir)는 프로그램 전류에 대응할 수 있다. 이에 따라, 선택된 워드 라인에 연결된 메모리 셀들에 데이터가 기입될 수 있다. 예를 들어, 읽기 동작 시, 쓰기 드라이버들(250)은 동작 전류(Ir)가 비트 라인들(BL)로 흐르도록 비트 라인들(BL)을 구동할 수 있다. 이 경우, 동작 전류(Ir)는 읽기 전류에 대응할 수 있다.
예를 들어, 쓰기 드라이버들(250)은 선택된 메모리 셀들에 대하여 셋 동작 또는 리셋 동작을 수행하여 선택된 메모리 셀들의 저항 값들을 변경함으로써 데이터를 기입할 수 있다.
감지 증폭기들(260)은 비트 라인들(BL)의 전압들을 감지함으로써, 선택된 메모리 셀들로부터 데이터를 읽을 수 있다. 예를 들어, 감지 증폭기들(260)은 감지된 전압들에 기초하여 선택된 메모리 셀들의 저항 값들의 범위들을 판단함으로써, 데이터를 읽을 수 있다. 이에 따라, 감지 증폭기들(260)은 데이터 신호들(DQ)을 도 1의 데이터 버퍼(180)로 전달할 수 있다.
도 3은 도 1의 뱅크 어레이의 뱅크의 다른 예시를 보여주는 블록도이다. 하나의 예시적인 실시 예에서, 도 3의 뱅크(300)는 도 1의 제1 내지 제n 뱅크들(111~11n) 중 하나일 수 있다. 도 3을 참조하면, 뱅크(300)는 메모리 셀 어레이(310), 열 디코더(320), 열 드라이버(330), 행 디코더(340), 쓰기 드라이버들(350), 및 감지 증폭기들(360)을 포함할 수 있다. 도 3의 뱅크(300)의 동작은 도 2의 뱅크(200)의 동작과 유사하므로, 이하에서는 중복되는 설명은 생략된다.
메모리 셀 어레이(310)는 제1 내지 제m 셀 영역들(311~31m)로 구분될 수 있다. 제1 내지 제m 셀 영역들(311~31m) 각각은 적어도 하나의 워드 라인에 대응되는 메모리 셀들을 포함할 수 있다. 구분되는 영역들의 개수인 m은 쓰기 드라이버들(350)의 개수에 대응할 수 있다. 예를 들어, 하나의 셀 영역과 하나의 쓰기 드라이버는 뱅크(300)에서 하나의 베이로 정의될 수 있다.
열 디코더(320)는 열 어드레스(CA)에 따라 비트 라인들(BL) 중 하나의 비트 라인을 선택할 수 있다. 예를 들어, 열 디코더(320)는 선택 전압 또는 선택 전류가 선택된 비트 라인에 인가되도록 구성될 수 있다. 또한, 열 디코더(320)는 비선택 전압 또는 비선택 전류가 비선택된 비트 라인들에 인가되도록 구성될 수 있다.
열 드라이버(330)는 열 디코더(320)를 통해 비트 라인들(BL)로 선택 전압 또는 선택 전류를 인가할 수 있다. 예를 들어, 열 드라이버(330)는 프로그램 동작에서 프로그램 전압을 비트 라인들(BL)로 인가할 수 있다. 열 드라이버(330)는 읽기 동작에서 읽기 전압을 비트 라인들(BL)로 인가할 수 있다.
행 디코더(340)는 행 어드레스(RA)에 따라 워드 라인들(WL) 중 적어도 하나의 워드 라인을 선택할 수 있다. 선택된 워드 라인은 동작 전류(Ir)에 기초하여 쓰기 드라이버들(350)에 의해 구동될 수 있다. 예를 들어, 프로그램 동작 시, 선택된 워드 라인은 프로그램 전류에 기초하여 쓰기 드라이버들(350)에 의해 구동될 수 있다. 읽기 동작 시, 선택된 워드 라인은 읽기 전류에 기초하여 쓰기 드라이버들(350)에 의해 구동될 수 있다.
쓰기 드라이버들(350)은 동작 전류(Ir)를 기반으로 워드 라인들(WL)을 구동할 수 있다. 구체적으로, 쓰기 드라이버들(350)은 동작 전류(Ir)가 선택된 워드 라인으로 흐르도록 선택된 워드 라인을 구동할 수 있다. 예를 들어, 프로그램 동작 시, 쓰기 드라이버들(350)은 데이터 신호들(DQ)에 기초하여 동작 전류(Ir)가 워드 라인들(WL)로 흐르도록 워드 라인들(WL)을 구동할 수 있다. 이 경우, 동작 전류(Ir)는 프로그램 전류에 대응할 수 있다. 이에 따라, 선택된 비트 라인에 연결된 메모리 셀들에 데이터가 기입될 수 있다. 예를 들어, 읽기 동작 시, 쓰기 드라이버들(350)은 동작 전류(Ir)가 워드 라인들(WL)로 흐르도록 워드 라인들(WL)을 구동할 수 있다. 이 경우, 동작 전류(Ir)는 읽기 전류에 대응할 수 있다.
감지 증폭기들(360)은 워드 라인들(WL)의 전압들을 감지함으로써, 선택된 메모리 셀들로부터 데이터를 읽을 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따르면, 비트 라인들(BL) 또는 워드 라인들(WL) 중 하나를 통해 동작 전류(Ir)가 흐르도록 쓰기 드라이버들(250, 350)이 배치될 수 있다. 이하에서는, 설명의 편의를 위해, 도 2의 뱅크(200)를 기준으로 동작 전류(Ir)를 생성하는 구체적인 예시들을 설명할 것이다.
도 4는 도 2의 메모리 셀 어레이의 예시적인 회로도이다. 도 4를 참조하면, 메모리 셀 어레이(210)는 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 행들 및 열들로 배열될 수 있다. 메모리 셀들(MC)의 행들은 제1 내지 제i 워드 라인들(WL1~WLi)에 연결될 수 있다. 메모리 셀들(MC)의 열들은 제1 내지 제j 비트 라인들(BL1~BLj)에 연결될 수 있다.
메모리 셀들(MC) 각각은 하나의 워드 라인 및 하나의 비트 라인에 연결될 수 있다. 메모리 셀들(MC) 각각은 선택 소자(SE; Selection Element) 및 저항 소자(RE; Resistance Element)를 포함할 수 있다.
도 4에 도시된 바와 같이, 저항 소자(RE)는 제1 내지 제i 워드 라인들(WL1~WLi) 중 하나와 선택 소자(SE) 사이에 연결되고, 선택 소자(SE)는 저항 소자(RE)와 제1 내지 제j 비트 라인들(BL1~BLj) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 선택 소자(SE)는 제1 내지 제i 워드 라인들(WL1~WLi) 중 하나와 저항 소자(RE) 사이에 연결되고, 저항 소자(RE)는 선택 소자(SE)와 제1 내지 제j 비트 라인들(BL1~BLj) 중 하나의 사이에 연결될 수 있다.
저항 소자(RE)는 셋 동작 또는 리셋 동작에 의하여 변경되는 저항 값을 가질 수 있다. 저항 소자(RE)는 결정 상태에 따라 서로 다른 저항 값들을 갖는 상 변화 물질(phase change material)을 포함할 수 있다. 구체적으로, 상 변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 주변 온도 및 저항 소자(RE)를 통해 흐르는 전류에 따라 발생되는 주울 열(Joule's heat)에 의해 상 변화 물질의 상(phase)이 변화됨으로써 메모리 셀들(MC) 각각에 데이터가 기입될 수 있다.
도 4에서 선택 소자(SE)는 다이오드인 것으로 도시되었으나, 다른 실시 예에 있어서, 선택 소자(SE)는 스위칭 가능한 다른 소자(예를 들어, 트랜지스터)로 구현될 수 있다.
도 5는 도 4의 메모리 셀들에서 프로그램 동작 및 읽기 동작을 유발하는 전류 펄스의 하나의 예시를 보여준다. 도 5에서, 가로축은 시간을 나타내고, 세로축은 전류를 나타낸다.
도 4 및 도 5를 참조하면, 리셋 펄스 및 셋 펄스는 프로그램 동작에서 저항 소자(RE)를 통해 흐르는 전류 펄스의 예시를 나타내고, 리드 펄스는 읽기 동작에서 저항 소자(RE)를 통해 흐르는 전류 펄스의 예시를 나타낸다. 구체적으로, 리셋 동작이 수행될 때, 선택된 메모리 셀의 저항 소자(RE)를 통해 리셋 펄스가 흐를 수 있고, 셋 동작이 수행될 때, 선택된 메모리 셀의 저항 소자(RE)를 통해 셋 펄스가 흐를 수 있다. 리셋 펄스는 셋 펄스보다 더 짧은 시간 동안 더 높은 전류 레벨을 가질 수 있다. 읽기 동작이 수행될 때, 선택된 메모리 셀의 저항 소자(RE)를 통해 리드 펄스가 흐를 수 있다. 리드 펄스는 리셋 펄스 및 셋 펄스보다 더 낮은 전류 레벨을 가질 수 있다.
저항 소자(RE)를 통해 도 5와 같은 리셋 펄스가 흐르는 경우, 저항 소자(RE)의 온도는 짧은 시간 동안 급격히 높아졌다가 급격히 낮아질 수 있다. 이 경우, 저항 소자(RE)의 상 변화 물질은 비정질 상태를 가지며, 높은 저항 값(예를 들어, 0 논리 값)을 가질 수 있다. 저항 소자(RE)를 통해 도 5와 같은 셋 펄스가 흐르는 경우, 저항 소자(RE)의 온도는 천천히 상승하고 천천히 낮아질 수 있다. 이 경우, 저항 소자(RE)의 상 변화 물질은 결정 상태를 가지며, 낮은 저항 값(예를 들어, 1 논리 값)을 가질 수 있다.
저항 소자(RE)를 통해 도 5와 같은 리드 펄스가 흐르는 경우, 저항 소자(RE)의 저항 값에 따라 비트 라인의 전압이 달라질 수 있다. 비트 라인의 전압 값으로부터 선택된 메모리 셀에 저장된 데이터 값이 판별될 수 있다.
도 5에서는 전류 레벨이 다른 리셋 펄스 및 셋 펄스를 기반으로 선택된 메모리 셀에 데이터를 기입하는 예시가 설명되었으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 리셋 동작 및 셋 동작 시, 저항 소자(RE)를 통해 동일한 레벨의 전류가 흐르게 하여 저항 소자(RE)가 멜팅(melting) 상태가 되도록 할 수 있다. 이 경우, 저항 소자(RE)를 식히는 시간을 다르게 하여 저항 소자(RE)의 저항 값이 달라질 수 있다. 예를 들어, 저항 소자(RE)를 빠르게 식히는 경우, 저항 소자(RE)의 상 변화 물질은 비정질 상태를 가지며, 높은 저항 값을 가질 수 있다. 저항 소자(RE)를 천천히 식히는 경우, 저항 소자(RE)의 상 변화 물질은 결정 상태를 가지며, 낮은 저항 값을 가질 수 있다.
도 6은 본 발명의 실시 예에 따라 선택된 메모리 셀에 대하여 프로그램 동작 또는 읽기 동작을 수행하는 예시를 보여주는 도면이다. 도 6을 참조하면, 프로그램 동작 또는 읽기 동작을 위해 제2 워드 라인(WL2) 및 제2 비트 라인(BL2)에 연결된 메모리 셀(SMC)이 선택될 수 있다.
프로그램 동작에서, 행 드라이버(230)는 선택된 메모리 셀(SMC)에 연결된 제2 워드 라인(WL2)에 프로그램 전압을 인가하고, 쓰기 드라이버(250)는 선택된 메모리 셀(SMC)에 연결된 제2 비트 라인(BL2)에 프로그램 전류(IPGM)가 흐르도록 제2 비트 라인(BL2)을 구동할 수 있다. 이 경우, 나머지 워드 라인들 및 나머지 비트 라인들에는 비선택 전압(예를 들어, 0V)이 인가될 수 있다. 쓰기 드라이버(250)는 도 1의 전류 조절기(170)로부터 제공되는 동작 전류(Ir)를 기반으로 제2 비트 라인(BL2)을 구동할 수 있다. 이 경우, 동작 전류(Ir)는 프로그램 전류(IPGM)에 대응할 수 있다.
제2 비트 라인(BL2)에 프로그램 전류(IPGM)가 흐르는 경우, 선택된 메모리 셀(SMC)에 흐르는 온 전류(Ion) 및 제2 비트 라인(BL2)에 연결된 비선택된 메모리 셀들에 흐르는 오프 전류(Ioff)들의 합은 프로그램 전류(IPGM)와 동일할 수 있다. 비선택된 메모리 셀들 각각에 흐르는 오프 전류(Ioff)는 누설 전류일 수 있다. 이 경우, 선택된 메모리 셀(SMC)에 흐르는 온 전류(Ion)가 리셋 동작 또는 셋 동작을 위한 전류 레벨을 가지도록 프로그램 전류(IPGM)가 요구될 수 있다.
불휘발성 메모리 장치(100)의 온도가 달라지는 경우, 비선택된 메모리 셀들에 흐르는 오프 전류(Ioff)의 값이 달라질 수 있다. 예를 들어, 온도가 증가되는 경우, 오프 전류(Ioff)의 값이 증가될 수 있다. 또한, 불휘발성 메모리 장치(100)의 온도가 달라지는 경우, 프로그램 동작을 위해 요구되는 온 전류(Ion)의 값이 달라질 수 있다. 예를 들어, 온도가 증가되는 경우, 리셋 동작 또는 셋 동작을 위해 요구되는 온 전류(Ion)의 값이 감소될 수 있다. 이에 따라, 프로그램 동작에서, 불휘발성 메모리 장치(100)의 온도에 따라 요구되는 프로그램 전류(IPGM)의 값이 달라질 수 있다. 즉, 온도에 따라 쓰기 드라이버(250)로 전달되는 동작 전류(Ir)의 값이 달라질 수 있다.
읽기 동작에서, 행 드라이버(230)는 선택된 메모리 셀(SMC)에 연결된 제2 워드 라인(WL2)에 읽기 전압을 인가하고, 쓰기 드라이버(250)는 선택된 메모리 셀(SMC)에 연결된 제2 비트 라인(BL2)에 읽기 전류(IREAD)가 흐르도록 제2 비트 라인(BL2)을 구동할 수 있다. 이 경우, 나머지 워드 라인들 및 나머지 비트 라인들에는 비선택 전압(예를 들어, 0V)이 인가될 수 있다. 쓰기 드라이버(250)는 도 1의 전류 조절기(170)로부터 제공되는 동작 전류(Ir)를 기반으로 제2 비트 라인(BL2)을 구동할 수 있다. 이 경우, 동작 전류(Ir)는 읽기 전류(IREAD)에 대응할 수 있다.
제2 비트 라인(BL2)에 읽기 전류(IREAD)가 흐르는 경우, 선택된 메모리 셀(SMC)에 흐르는 온 전류(Ion) 및 제2 비트 라인(BL2)에 연결된 비선택된 메모리 셀들에 흐르는 오프 전류(Ioff)들의 합은 읽기 전류(IREAD)와 동일할 수 있다. 비선택된 메모리 셀들 각각에 흐르는 오프 전류(Ioff)는 누설 전류일 수 있다. 이 경우, 선택된 메모리 셀(SMC)에 흐르는 온 전류(Ion)가 읽기 동작을 위한 전류 레벨을 가지도록 읽기 전류(IREAD)가 요구될 수 있다.
불휘발성 메모리 장치(100)의 온도가 달라지는 경우, 비선택된 메모리 셀들에 흐르는 오프 전류(Ioff)의 값이 달라질 수 있다. 또한, 불휘발성 메모리 장치(100)의 온도가 달라지는 경우, 읽기 동작을 위해 요구되는 온 전류(Ion)의 값이 달라질 수 있다. 이에 따라, 읽기 동작에서, 불휘발성 메모리 장치(100)의 온도에 따라 요구되는 읽기 전류(IREAD)의 값이 달라질 수 있다. 즉, 온도에 따라 쓰기 드라이버(250)로 전달되는 동작 전류(Ir)의 값이 달라질 수 있다.
상술한 바와 같이, 프로그램 동작 및 읽기 동작에서 쓰기 드라이버(250)로 제공되는 동작 전류(Ir)의 값은 온도에 따라 달라질 수 있다. 도 1을 참조하여 설명한 바와 같이, 전류 조절기(170)는 쓰기 드라이버(250)로 제공되는 동작 전류(Ir)의 값을 조절할 수 있다. 이하에서는, 도 7 내지 도 12를 참조로 하여 온도에 따라 동작 전류(Ir)의 값을 조절하는 전류 조절기(170)를 구체적으로 설명할 것이다.
도 7은 도 1의 전류 조절기의 예시적인 블록도를 보여준다. 도 7을 참조하면, 전류 조절기(170)는 온도 보상 회로(171) 및 트리밍 회로(174)를 포함할 수 있다. 온도 보상 회로(171)는 차동 전류 드라이버(172) 및 전류 미러 회로(173)를 포함할 수 있다.
차동 전류 드라이버(172)는 온도 센서(160)로부터 불휘발성 메모리 장치(100)의 온도에 따른 차동 신호들(DS1, DS2)을 수신하고, 제어 로직 회로(140)로부터 온도 보상 제어 신호(TC)를 수신할 수 있다. 차동 전류 드라이버(172)는 차동 신호들(DS1, DS2) 및 온도 보상 제어 신호(TC)를 기반으로 보상 전류들(Itc1, Itc2)을 생성할 수 있다. 이 경우, 보상 전류들(Itc1, Itc2) 사이의 차이 값은 차동 신호들(DS1, DS2) 및 온도 보상 제어 신호(TC)에 따라 달라질 수 있다. 차동 신호들(DS1, DS2)이 온도에 의존하므로, 보상 전류들(Itc1, Itc2) 사이의 차이 값은 온도에 따라 달라질 수 있다.
전류 미러 회로(173)는 차동 전류 드라이버(172)로부터 보상 전류들(Itc1, Itc2)을 수신할 수 있다. 전류 미러 회로(173)는 기준 전류 생성기(150)로부터 기준 전류(Iref)에 대응하는 기준 전압(Vref)을 수신할 수 있다. 예를 들어, 전류 미러 회로(173)는 기준 전압(Vref)을 기반으로 기준 전류 생성기(150)에서 생성된 기준 전류(Iref)를 미러링할 수 있다. 전류 미러 회로(173)는 기준 전류(Iref) 및 보상 전류들(Itc1, Itc2)을 기반으로 보상 기준 전류(Icr)를 생성할 수 있다. 예를 들어, 보상 기준 전류(Icr)는 기준 전류(Iref)에 보상 전류들(Itc1, Itc2) 사이의 차이 값(Itc1-Itc2)을 더한 값을 가질 수 있다. 차이 값(Itc1-Itc2)이 양수인 경우, 보상 기준 전류(Icr)는 기준 전류(Iref)보다 증가될 수 있다. 차이 값(Itc1-Itc2)이 음수인 경우, 보상 기준 전류(Icr)는 기준 전류(Iref)보다 감소될 수 있다. 하나의 예시적인 실시 예에서, 차이 값(Itc1-Itc2)의 부호는 온도 보상 제어 신호(TC)에 따라 달라질 수 있다. 이와 같이, 전류 미러 회로(173)는 불휘발성 메모리 장치(100)의 온도에 따라 기준 전류(Iref)의 값을 조절하여 보상 기준 전류(Icr)를 생성할 수 있다.
전류 미러 회로(173)는 보상 기준 전류(Icr)를 트리밍 회로(174)로 전달할 수 있다. 구체적으로, 전류 미러 회로(173)는 보상 기준 전류(Icr)에 대응하는 보상 기준 전압(Vcr)을 트리밍 회로(174)로 제공하여 보상 기준 전류(Icr)를 전달할 수 있다.
트리밍 회로(174)는 전류 미러 회로(173)로부터 보상 기준 전류(Icr)에 대응하는 보상 기준 전압(Vcr)을 수신할 수 있다. 예를 들어, 트리밍 회로(174)는 보상 기준 전압(Vcr)에 기초하여 전류 미러 회로(173)에서 생성된 보상 기준 전류(Icr)를 미러링할 수 있다.
트리밍 회로(174)는 불휘발성 메모리 장치(100)의 동작에 따라 보상 기준 전류(Icr)를 트리밍하여 동작 전류(Ir)를 생성할 수 있다. 예를 들어, 프로그램 동작에서, 트리밍 회로(174)는 보상 기준 전류(Icr)를 트리밍하여 리셋 동작 또는 셋 동작을 수행하기 위한 동작 전류(Ir)를 생성할 수 있다. 읽기 동작에서, 트리밍 회로(174)는 보상 기준 전류(Icr)를 트리밍하여 읽기 동작을 수행하기 위한 동작 전류(Ir)를 생성할 수 있다.
특정 동작(예를 들어, 프로그램 동작 또는 읽기 동작)에서, 트리밍 회로(174)로부터 생성되는 동작 전류(Ir)의 값은 온도 보상 회로(171)로부터 제공되는 보상 기준 전류(Icr)에 따라 달라질 수 있다. 즉, 특정 동작에서 온도에 따라 동작 전류(Ir)의 값이 달라질 수 있다. 예를 들어, 제1 온도에서 프로그램 동작을 위해 생성되는 동작 전류(Ir)와 제2 온도에서 프로그램 동작을 위해 생성되는 동작 전류(Ir)는 다를 수 있다.
트리밍 회로(174)는 생성된 동작 전류(Ir)를 쓰기 드라이버(250)로 전달할 수 있다. 예를 들어, 쓰기 드라이버(250)는 트리밍 회로(174)에서 생성된 동작 전류(Ir)를 미러링하여 동작 전류(Ir)를 수신할 수 있다.
도 8은 도 7의 보상 전류들의 예시를 보여주는 도면이다. 도 8에서, 가로축은 제2 차동 신호(DS2)와 제1 차동 신호(DS1) 사이의 차이 값(DS2-DS1)을 나타내고, 세로축은 보상 전류의 값을 나타낸다. 여기서, 차이 값(DS2-DS1)은 불휘발성 메모리 장치(100)의 온도에 대응할 수 있다.
도 8을 참조하면, 차이 값(DS2-DS1)이 증가할수록 제1 보상 전류(Itc1)는 증가하고 제2 보상 전류(Itc2)는 감소할 수 있다. 차이 값(DS2-DS1)이 0인 경우, 제1 보상 전류(Itc1)와 제2 보상 전류(Itc2)가 동일할 수 있다. 차이 값(DS2-DS1)이 감소할수록 제1 보상 전류(Itc1)는 감소하고 제2 보상 전류(Itc2)는 증가할 수 있다. 이 경우, 제1 보상 전류(Itc1)와 제2 보상 전류(Itc2)의 합은 최대 보상 전류 값(Imc)일 수 있다. 즉, 온도에 따라 차이 값(DS2-DS1)이 달라지는 경우, 최대 보상 전류 값(Imc) 이내에서 보상 전류들(Itc1, Itc2)이 달라질 수 있다.
하나의 예시적인 실시 예에서, 보상 기준 전류(Icr)의 크기를 조절하기 위해 최대 보상 전류 값(Imc)이 조절될 수 있다. 구체적으로, 제어 로직 회로(140)는 최대 보상 전류 값(Imc)을 조절하기 위한 온도 보상 제어 신호(TC)를 생성할 수 있다. 차동 전류 드라이버(172)는 온도 보상 제어 신호(TC)에 기초하여 보상 전류들(Itc1, Itc2)의 크기를 동일한 비율로 조절할 수 있다. 예를 들어, 온도 보상 제어 신호(TC)에 기초하여 보상 전류들(Itc1, Itc2) 각각이 동일한 비율로 증가되는 경우, 최대 보상 전류 값(Imc)도 동일한 비율로 증가될 수 있다. 전류 미러 회로(173)는 온도 보상 제어 신호(TC)에 따라 조절된 보상 전류들(Itc1, Itc2)에 기초하여 보상 기준 전류(Icr)를 생성할 수 있다. 이에 따라, 온도 보상 제어 신호(TC)에 따라 특정 온도에서 생성되는 보상 기준 전류(Icr)가 달라질 수 있다.
하나의 예시적인 실시 예에서, 보상 기준 전류(Icr)의 크기를 조절하기 위해 차동 전류 드라이버(172)로 전달되는 차동 신호들(DS1, DS2)이 선택적으로 스왑(이하, 스왑이라고 지칭함)될 수 있다. 예를 들어, 제1 차동 신호(DS1)가 전달되는 제1 입력 라인으로 제2 차동 신호(DS2)가 전달되고, 제2 차동 신호(DS2)가 전달되는 제2 입력 라인으로 제1 차동 신호(DS1)가 전달되도록 차동 신호들(DS1, DS2)이 스왑될 수 있다. 구체적으로, 제어 로직 회로(140)는 차동 신호들(DS1, DS2)을 스왑하기 위한 온도 보상 제어 신호(TC)를 생성할 수 있다. 차동 전류 드라이버(172)는 온도 보상 제어 신호(TC)에 기초하여 차동 신호들(DS1, DS2)을 스왑하여 보상 전류들(Itc1, Itc2)을 생성할 수 있다. 예를 들어, 온도 보상 제어 신호(TC)에 기초하여 제1 입력 라인으로 제1 차동 신호(DS1)가 전달되고, 제2 입력 라인으로 제2 차동 신호(DS2)가 전달될 수 있다. 차동 전류 드라이버(172)는 제1 값(v1)인 차이 값(DS2-DS1)에 기초하여 제1 전류 값(i1)을 가지는 제1 보상 전류(Itc1) 및 제2 전류 값(i2)을 가지는 제2 보상 전류(Itc2)를 생성할 수 있다. 이 경우, 제1 보상 전류(Itc1)가 제2 보상 전류(Itc2)보다 크므로, 전류 미러 회로(173)는 기준 전류(Iref)보다 큰 보상 기준 전류(Icr)를 생성할 수 있다. 예를 들어, 온도 보상 제어 신호(TC)에 기초하여 제1 입력 라인으로 제2 차동 신호(DS2)가 전달되고, 제2 입력 라인으로 제1 차동 신호(DS1)가 전달될 수 있다. 차동 전류 드라이버(172)는 제2 값(v2)인 차이 값(DS2-DS1)에 기초하여 제2 전류 값(i2)을 가지는 제1 보상 전류(Itc1) 및 제1 전류 값(i1)을 가지는 제2 보상 전류(Itc2)를 생성할 수 있다. 이 경우, 제1 보상 전류(Itc1)가 제2 보상 전류(Itc2)보다 작으므로, 전류 미러 회로(173)는 기준 전류(Iref)보다 작은 보상 기준 전류(Icr)를 생성할 수 있다. 이에 따라, 온도 보상 제어 신호(TC)에 따라 특정 온도에서 생성되는 보상 기준 전류(Icr)가 달라질 수 있다.
이하에서는, 도 9 내지 도 12를 참조로 하여, 도 7의 온도 보상 회로(171)의 구성을 구체적으로 설명할 것이다.
도 9는 도 7의 온도 보상 회로의 하나의 예시를 보여주는 회로도이다. 도 9를 참조하면, 온도 보상 회로(271)는 차동 전류 드라이버(272) 및 전류 미러 회로(273)를 포함할 수 있다.
차동 전류 드라이버(272)는 전류원(CS), 제1 트랜지스터(TR1), 및 제2 트랜지스터(TR2)를 포함할 수 있다. 전류원(CS)은 온도 보상 크기 신호(TC_A)에 기초하여 선택된 크기의 바이어스 전류를 출력할 수 있다. 즉, 온도 보상 크기 신호(TC_A)에 기초하여 전류원(CS)으로부터 출력되는 전류의 레벨이 가변될 수 있다.
온도 보상 크기 신호(TC_A)는 도 7의 온도 보상 제어 신호(TC)에 포함될 수 있다. 예를 들어, 온도 보상 크기 신호(TC_A)는 이진 형태의 코드일 수 있다. 전류원(CS)으로부터 출력되는 전류는 도 8의 최대 보상 전류 값(Imc)과 동일할 수 있다. 따라서, 도 8을 참조하여 설명한 바와 같이, 온도 보상 크기 신호(TC_A)에 기초하여 최대 보상 전류 값(Imc)이 조절될 수 있다.
제1 트랜지스터(TR1)의 제1 단은 전류원(CS)의 출력 단과 연결되고, 제2 단은 전류 미러 회로(273)의 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(TR1)의 게이트 단에는 제1 차동 신호(DS1)로서 제1 차동 전압(Vd1)이 인가될 수 있다. 제2 트랜지스터(TR2)의 제1 단은 전류원(CS)의 출력 단과 연결되고, 제2 단은 전류 미러 회로(273)의 제2 노드(N2)에 연결될 수 있다. 제2 트랜지스터(TR2)의 게이트 단에는 제2 차동 신호(DS2)로서 제2 차동 전압(Vd2)이 인가될 수 있다. 즉, 불휘발성 메모리 장치(100)의 온도에 따른 차동 전압들(Vd1, Vd2)이 제1 및 제2 트랜지스터들(TR1, TR2)로 제공될 수 있다.
제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 실질적으로 동일한 특성을 가지는 경우, 전류원(CS)으로부터 출력되는 전류가 차동 전압들(Vd1, Vd2)에 따라 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)로 분배될 수 있다. 이에 따라, 제1 트랜지스터(TR1)는 제1 차동 전압(Vd1)에 기초하여 제1 보상 전류(Itc1)를 출력하고, 제2 트랜지스터(TR2)는 제2 차동 전압(Vd2)에 기초하여 제2 보상 전류(Itc2)를 출력할 수 있다. 출력된 제1 보상 전류(Itc1)는 전류 미러 회로(273)의 제1 노드(N1)로 제공되고, 출력된 제2 보상 전류(Itc2)는 전류 미러 회로(273)의 제2 노드(N2)로 제공될 수 있다.
전류 미러 회로(273)는 제3 내지 제6 트랜지스터들(TR3-TR6)을 포함할 수 있다. 제3 트랜지스터(TR3)의 제1 단에는 전원 전압(VDD)이 인가되고, 제2 단은 제1 노드(N1)에 연결될 수 있다. 제3 트랜지스터(TR3)의 게이트 단에는 기준 전압(Vref)이 인가될 수 있다. 기준 전압(Vref)에 기초하여 제3 트랜지스터(TR3)가 기준 전류(Iref)를 생성할 수 있다.
제4 트랜지스터(TR4)의 제1 단은 제1 노드(N1) 및 제4 트랜지스터(TR4)의 게이트 단에 연결되고, 제2 단에는 접지 전압(VSS)이 인가될 수 있다. 제1 노드(N1)로 제공되는 기준 전류(Iref) 및 제1 보상 전류(Itc1)에 의해, 제1 노드(N1)로부터 제4 트랜지스터(TR4)로 흐르는 전류는 기준 전류(Iref)와 제1 보상 전류(Itc1)의 합인 전류(Iref+Itc1)일 수 있다.
제5 트랜지스터(TR5)의 제1 단은 제2 노드(N2)에 연결되고, 제2 단에는 접지 전압(VSS)이 인가될 수 있다. 제5 트랜지스터(TR5)의 게이트 단은 제4 트랜지스터(TR4)의 게이트 단에 연결될 수 있다. 제5 트랜지스터(TR5)는 제4 트랜지스터(TR4)에 흐르는 전류(Iref+Itc1)를 미러링하여 동일한 값을 가지는 전류(Iref+Itc1)를 생성할 수 있다. 이에 따라, 제2 노드(N2)로부터 제5 트랜지스터(TR5)로 전류(Iref+Itc1)가 흐를 수 있다.
제6 트랜지스터(TR6)의 제1 단에는 전원 전압(VDD)이 인가되고, 제2 단은 제2 노드(N2)에 연결될 수 있다. 제6 트랜지스터(TR6)의 게이트 단은 제6 트랜지스터(TR6)의 제2 단에 연결될 수 있다. 제6 트랜지스터(TR6)는 보상 기준 전류(Icr)를 생성하여 보상 기준 전류(Icr)를 제2 노드(N2)로 출력할 수 있다. 차동 전류 드라이버(272)로부터 제2 노드(N2)로 제2 보상 전류(Itc2)가 입력되고, 제2 노드(N2)로부터 제5 트랜지스터(TR5)로 전류(Iref+Itc1)가 흐르므로, 보상 기준 전류(Icr)는 아래의 수학식 1로 표현될 수 있다.
Figure pat00001
수학식 1과 같이, 보상 기준 전류(Icr)는 기준 전류(Iref)에 보상 전류들(Itc1, Itc2) 사이의 차이 값(Itc1-Itc2)을 더한 값을 가질 수 있다. 차이 값(Itc1-Itc2)은 차동 전압들(Vd1, Vd2) 및 온도 보상 크기 신호(TC_A)에 따라 달라지므로, 제6 트랜지스터(TR6)를 통해 불휘발성 메모리 장치(100)의 온도에 따른 보상 기준 전류(Icr)가 생성될 수 있다.
보상 기준 전류(Icr)가 생성됨에 따라 제6 트랜지스터(TR6)의 게이트 단에서 보상 기준 전압(Vcr)이 출력될 수 있다. 보상 기준 전압(Vcr)은 도 7의 트리밍 회로(174)로 제공될 수 있다. 이에 따라, 트리밍 회로(174)는 보상 기준 전압(Vcr)을 기반으로 전류 미러 회로(273)에서 생성된 보상 기준 전류(Icr)를 미러링할 수 있다.
도 9의 온도 보상 회로(271)에 따르면, 특정 온도에서 보상 전류들(Itc1, Itc2) 사이의 차이 값(Itc1-Itc2)은 동일한 부호로 유지될 수 있다. 예를 들어, 특정 온도에서 차이 값(Itc1-Itc2)은 양수일 수 있다. 이 경우, 특정 온도에서 보상 기준 전류(Icr)는 증가될 수 있다. 그러나, 메모리 셀 특성과 같은 다양한 상황에 따라 특정 온도에서 보상 기준 전류(Icr)를 증가시키거나 감소시킬 필요가 있을 수 있다.
이하에서는, 도 10을 참조로 하여 특정 온도에서 보상 기준 전류(Icr)를 증가시키거나 감소시킬 수 있는 온도 보상 회로(271)를 설명할 것이다.
도 10은 도 9의 온도 보상 회로의 추가적인 예시를 보여주는 회로도이다. 도 10을 참조하면, 차동 전류 드라이버(272)는 스왑 회로(274)를 더 포함할 수 있다. 스왑 회로(274)는 제1 차동 신호(DS1)로서 제1 차동 전압(Vd1)을 수신하고, 제2 차동 신호(DS2)로서 제2 차동 전압(Vd2)을 수신할 수 있다. 스왑 회로(274)는 온도 보상 부호 신호(TC_S)에 기초하여 차동 전압들(Vd1, Vd2) 중 하나를 제1 입력 라인(L1)으로 출력하고, 나머지 하나를 제2 입력 라인(L2)으로 출력할 수 있다. 온도 보상 부호 신호(TC_S)에 기초하여 제1 및 제2 입력 라인들(L1, L2) 각각에 전달되는 차동 전압들(Vd1, Vd2)이 스왑될 수 있다. 제1 입력 라인(L1)은 제1 트랜지스터(TR1)의 게이트 단에 연결되고, 제2 입력 라인(L2)은 제2 트랜지스터(TR2)의 게이트 단에 연결될 수 있다. 이에 따라, 온도 보상 부호 신호(TC_S)에 기초하여 제1 및 제2 트랜지스터들(TR1, TR2)의 게이트 단들에 전달되는 차동 전압들(Vd1, Vd2)이 스왑될 수 있다. 여기서, 온도 보상 부호 신호(TC_S)는 도 7의 제어 로직 회로(140)로부터 제공되는 온도 보상 제어 신호(TC)에 포함될 수 있다.
도 10에 도시된 바와 같이, 온도 보상 부호 신호(TC_S)에 기초하여 제1 트랜지스터(TR1)의 게이트 단으로 제2 차동 전압(Vd2)이 인가되고, 제2 트랜지스터(TR2)의 게이트 단으로 제1 차동 전압(Vd1)이 인가될 수 있다. 이 경우, 도 9와 비교하여 차동 전압들(Vd1, Vd2)은 서로 다른 게이트 단에 인가될 수 있다. 제1 트랜지스터(TR1)는 제2 차동 전압(Vd2)에 기초하여 제1 보상 전류(Itc1)를 출력하고, 제2 트랜지스터(TR2)는 제1 차동 전압(Vd1)에 기초하여 제2 보상 전류(Itc2)를 출력할 수 있다. 이에 따라, 차동 전류 드라이버(272)로부터 출력되는 보상 전류들(Itc1, Itc2)은 도 9의 보상 전류들(Itc1, Itc2)의 값들이 스왑된 값들을 가질 수 있다.
예를 들어, 도 9의 보상 전류들(Itc1, Itc2) 사이의 차이 값(Itc1-Itc2)이 양수인 경우, 도 10의 보상 전류들(Itc1, Itc2) 사이의 차이 값(Itc1-Itc2)은 동일한 크기의 음수일 수 있다. 이 경우, 도 9의 보상 기준 전류(Icr)는 기준 전류(Iref)보다 크고, 도 10의 보상 기준 전류(Icr)는 기준 전류(Iref)보다 작을 수 있다. 따라서, 스왑 회로(274)에 의해 차동 신호들(DS1, DS2)이 스왑되는 경우, 특정 온도에서 생성되는 보상 기준 전류(Icr)가 달라질 수 있다.
상술한 바와 같이, 온도 보상 부호 신호(TC_S)에 따라 입력되는 차동 신호들(DS1, DS2)이 스왑되는 경우, 보상 기준 전류(Icr)는 기준 전류(Iref)보다 증가되거나 감소될 수 있다.
도 11은 도 7의 온도 보상 회로의 다른 예시를 보여주는 회로도이다. 도 11을 참조하면, 온도 보상 회로(371)는 차동 전류 드라이버(372) 및 전류 미러 회로(373)를 포함할 수 있다. 전류 미러 회로(373)는 도 9의 전류 미러 회로(273)와 실질적으로 동일하게 구성되므로, 차동 전류 드라이버(372)를 기준으로 온도 보상 회로(371)가 설명될 것이다.
차동 전류 드라이버(372)는 전류원(CS), 제1 트랜지스터(TR1), 및 제2 트랜지스터(TR2)를 포함할 수 있다. 전류원(CS)은 미리 결정된 크기의 바이어스 전류를 출력할 수 있다. 제1 트랜지스터(TR1)의 게이트 단에는 제1 차동 신호(DS1)로서 제1 차동 전압(Vd1)이 인가되고, 제2 트랜지스터(TR2)의 게이트 단에는 제2 차동 신호(DS2)로서 제2 차동 전압(Vd2)이 인가된다.
제1 및 제2 트랜지스터들(TR1, TR2) 각각은 하나의 트랜지스터로 도시되나, 제1 및 제2 트랜지스터들(TR1, TR2) 각각은 복수의 트랜지스터들 중 온도 보상 크기 신호(TC_A)에 기초하여 선택된 적어도 하나의 트랜지스터일 수 있다. 이 경우, 선택되는 적어도 하나의 트랜지스터에 따라 제1 및 제2 트랜지스터들(TR1, TR2) 각각의 폭이 달라질 수 있다. 온도 보상 크기 신호(TC_A)에 기초하여 제1 및 제2 트랜지스터들(TR1, TR2)의 폭들이 선택될 수 있다. 도 11에 도시된 바와 같이, 동일한 온도 보상 크기 신호(TC_A)에 의해 제1 및 제2 트랜지스터들(TR1, TR2)의 폭들이 선택되는 경우, 제1 및 제2 트랜지스터들(TR1, TR2)의 폭들은 동일할 수 있다.
제1 및 제2 트랜지스터들(TR1, TR2)의 폭들이 선택되는 경우, 선택된 폭에 따라 제1 및 제2 트랜지스터들(TR1, TR2)이 출력하는 보상 전류들(Itc1, Itc2)의 값이 조절될 수 있다. 온도 보상 크기 신호(TC_A)에 기초하여 제1 및 제2 트랜지스터들(TR1, TR2)의 폭들이 달라지는 경우, 보상 전류들(Itc1, Itc2)의 값이 달라질 수 있다. 이에 따라, 도 8을 참조하여 설명한 바와 같이, 최대 보상 전류 값(Imc)이 달라질 수 있고, 보상 기준 전류(Icr)의 값이 달라질 수 있다.
도 11에는 도시되지 않았으나, 온도 보상 회로(371)는 도 10의 온도 보상 회로(271)와 같이 차동 신호들(DS1, DS2)을 스왑할 수 있는 스왑 회로를 더 포함할 수 있다. 이 경우, 온도 보상 회로(371)는 온도 보상 부호 신호(TC_S)에 따라 입력되는 차동 신호들(DS1, DS2)을 스왑할 수 있다.
도 12는 도 7의 온도 보상 회로의 다른 예시를 보여주는 회로도이다. 도 12를 참조하면, 온도 보상 회로(471)는 차동 전류 드라이버(472) 및 전류 미러 회로(473)를 포함할 수 있다. 전류 미러 회로(473)는 도 9의 전류 미러 회로(273)와 실질적으로 동일하게 구성되므로, 차동 전류 드라이버(472)를 기준으로 온도 보상 회로(471)가 설명될 것이다.
차동 전류 드라이버(472)는 제1 내지 제4 트랜지스터들(TR1-TR4)을 포함할 수 있다. 제1 트랜지스터(TR1)의 제1 단으로 전원 전압(VDD)이 인가되고, 제2 단은 게이트 단에 연결될 수 있다. 제1 트랜지스터(TR1)의 제2 단으로 제1 차동 신호(DS1)로서 제1 차동 전류(Id1)가 입력될 수 있다. 이 경우, 제1 차동 전류(Id1)에 기초하여 제1 트랜지스터(TR1)의 게이트 단에 제1 차동 전압(Vid1)이 생성될 수 있다. 생성된 제1 차동 전압(Vid1)은 제3 트랜지스터(TR3)의 게이트 단으로 제공될 수 있다.
제2 트랜지스터(TR2)의 제1 단으로 전원 전압(VDD)이 인가되고, 제2 단은 게이트 단에 연결될 수 있다. 제2 트랜지스터(TR2)의 제2 단으로 제2 차동 신호(DS2)로서 제2 차동 전류(Id2)가 입력될 수 있다. 이 경우, 제2 차동 전류(Id2)에 기초하여 제2 트랜지스터(TR2)의 게이트 단에 제2 차동 전압(Vid2)이 생성될 수 있다. 생성된 제2 차동 전압(Vid2)이 제4 트랜지스터(TR4)의 게이트 단으로 제공될 수 있다.
제3 트랜지스터(TR3)의 제1 단에는 전원 전압(VDD)이 인가되고, 게이트 단에는 제1 차동 전압(Vid1)이 인가될 수 있다. 제3 트랜지스터(TR3)는 제1 차동 전압(Vid1)에 기초하여 제1 보상 전류(Itc1)를 출력할 수 있다.
제4 트랜지스터(TR4)의 제1 단에는 전원 전압(VDD)이 인가되고, 게이트 단에는 제2 차동 전압(Vid2)이 인가될 수 있다. 제4 트랜지스터(TR4)는 제2 차동 전압(Vid2)에 기초하여 제2 보상 전류(Itc2)를 출력할 수 있다.
제3 및 제4 트랜지스터들(TR3, TR4)의 폭들은 온도 보상 크기 신호(TC_A)에 기초하여 선택될 수 있다. 제3 및 제4 트랜지스터들(TR3, TR4)의 폭들이 선택되는 경우, 선택된 폭에 따라 제3 및 제4 트랜지스터들(TR3, TR4)을 통해 출력되는 보상 전류들(Itc1, Itc2)의 값이 조절될 수 있다. 이에 따라, 도 8을 참조하여 설명한 바와 같이, 최대 보상 전류 값(Imc)이 달라질 수 있고, 보상 기준 전류(Icr)의 값이 달라질 수 있다.
도 12에는 도시되지 않았으나, 온도 보상 회로(471)는 도 10의 온도 보상 회로(271)와 같이 차동 신호들(DS1, DS2)을 스왑할 수 있는 스왑 회로를 더 포함할 수 있다. 이 경우, 온도 보상 회로(471)는 온도 보상 부호 신호(TC_S)에 따라 입력되는 차동 신호들(DS1, DS2)을 스왑할 수 있다. 이에 따라, 제3 및 제4 트랜지스터들(TR3, TR4)의 게이트 단들로 입력되는 차동 전압들(Vid1, Vid2)이 스왑될 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 온도 보상 회로들(271, 371, 471)은 차동 신호들(DS1, DS2)로서 차동 전압들(Vd1, Vd2)뿐만 아니라 차동 전류들(Id1, Id2)을 기반으로 보상 전류들(Itc1, Itc2)을 생성할 수 있다.
도 9 내지 도 12를 참조하여 설명한 바와 같이, 본 발명의 실시 예들에 따른 온도 보상 회로들(271, 371, 471)은 트랜지스터들을 기반으로 구성될 수 있다. 이 경우, 온도 보상 회로들(271, 371, 471)은 캐패시터 및 피드백 루프를 포함하지 않을 수 있다. 따라서, 본 발명의 실시 예들에 따른 온도 보상 회로들(271, 371, 471)은 전력을 적게 소모할 수 있고, 온도 보상 회로들(271, 371, 471)의 면적이 최소화될 수 있다. 또한, 피드백 루프에 따른 안정성(stability) 문제가 발생되지 않을 수 있다.
도 13은 본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치의 구조의 예시를 보여준다. 도 13을 참조하면, 불휘발성 메모리 장치(500)는 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀(MC)은, 도 4를 참조하여 설명한 바와 같이, 선택 소자(SE) 및 저항 소자(RE)를 포함할 수 있다. 메모리 셀(MC)은 제1 방향으로 연장하는 워드 라인과 제1 방향과 교차하는 제2 방향으로 연장하는 비트 라인 사이에 배치될 수 있다. 이 경우, 선택 소자(SE)는 및 저항 소자(RE)는 제3 방향으로 배치될 수 있다. 예를 들어, 저항 소자(RE)는 제1 워드 라인(WL1)과 선택 소자(SE) 사이에 연결되고, 선택 소자(SE)는 저항 소자(RE)와 제1 비트 라인(BL1) 사이에 연결될 수 있다.
복수의 메모리 셀들은 제1 레이어에 배치되거나 또는 제2 레이어에 배치될 수 있다. 이 경우, 제1 레이어의 메모리 셀들을 기준으로 제3 방향으로 제2 레이어의 메모리 셀들이 적층될 수 있다. 도 13에 도시된 바와 같이, 제1 레이어의 메모리 셀들은 제1 내지 제4 워드 라인들(WL1-WL4) 및 제1 내지 제4 비트 라인들(BL1-BL4) 사이에 연결되고, 제2 레이어의 메모리 셀들은 제5 내지 제8 워드 라인들(WL5-WL8) 및 제1 내지 제4 비트 라인들(BL1-BL4) 사이에 연결될 수 있다. 이 경우, 제1 내지 제4 비트 라인들(BL1-BL4)은 제1 레이어의 메모리 셀들 및 제2 레이어의 메모리 셀들 모두에 연결될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 각각의 레이어에 대응하여 비트 라인들이 별도로 존재할 수 있다.
도 1 내지 도 12를 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(500)는 조절된 프로그램 전류 또는 읽기 전류를 기반으로 서로 교차하는 방향으로 위치하는 워드 라인 또는 비트 라인을 구동할 수 있다.
도 13은 워드 라인 및 비트 라인이 교차하는 방향으로 위치하는 메모리 장치(500)의 구조의 하나의 예시를 나타내며, 워드 라인들의 개수, 비트 라인들의 개수, 및 레이어의 개수는 다양하게 변형될 수 있다.
도 14는 본 발명의 하나의 실시 예에 따른 불휘발성 메모리 장치의 구조의 예시를 보여준다. 도 14를 참조하면, 불휘발성 메모리 장치(600)는 주변회로 레이어 및 메모리 셀 레이어를 포함할 수 있다. 주변회로 레이어는 제1 레이어(L1)를 포함하고, 메모리 셀 레이어는 제2 내지 제n 레이어들(L2-Ln)을 포함할 수 있다.
주변회로 레이어는 불휘발성 메모리 장치(600)의 다양한 주변회로들을 포함할 수 있다. 예를 들어, 도 1 내지 도 12를 참조하여 설명한 바와 같이, 주변회로 레이어는 불휘발성 메모리 장치(600)의 동작 전류를 조절하는 전류 조절기(670)를 포함할 수 있다. 주변회로 레이어는 제3 방향으로 최하단에 위치할 수 있다.
메모리 셀 레이어 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 워드 라인 및 비트 라인에 연결될 수 있다. 메모리 셀 레이어는 제3 방향으로 주변회로 레이어 상에 위치할 수 있다. 이 경우, 제2 내지 제n 레이어들(L2-Ln)은 제3 방향으로(예를 들어, 수직 방향으로) 적층될 수 있다. 예를 들어, 제1 레이어(L1)는 제1 기판 상에 배치되고, 제2 레이어(L2)는 제2 기판 상에 배치될 수 있다. 이 경우, 제2 기판은 제1 레이어(L1) 상에 배치될 수 있다.
도 1 내지 도 12를 참조하여 설명한 바와 같이, 불휘발성 메모리 장치(600)는 조절된 프로그램 전류 또는 읽기 전류를 기반으로 다양한 레이어들(L2-Ln)에 위치하는 워드 라인 또는 비트 라인을 구동할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(600)는 레이어 별로 동작 전류를 조절하여 워드 라인 또는 비트 라인을 구동할 수 있다. 예를 들어, 불휘발성 메모리 장치(600)는 제1 읽기 전류(IREAD1) 또는 제1 프로그램 전류(IPGM1)를 기반으로 제2 레이어(L2)의 제1 메모리 셀(MC1)에 연결된 제1 워드 라인(WL1) 또는 제1 비트 라인(BL1)을 구동할 수 있다. 불휘발성 메모리 장치(600)는 제3 읽기 전류(IREAD3) 또는 제3 프로그램 전류(IPGM3)를 기반으로 제n 레이어(Ln)의 제3 메모리 셀(MC1)에 연결된 제3 워드 라인(WL3) 또는 제3 비트 라인(BL3)을 구동할 수 있다. 이 경우, 동일한 온도에서, 제1 읽기 전류(IREAD1) 및 제3 읽기 전류(IREAD3)는 서로 다를 수 있고, 제1 프로그램 전류(IPGM1) 및 제3 프로그램 전류(IPGM3)는 서로 다를 수 있다. 예를 들어, 제3 방향으로 더 높이 위치하는 레이어로 더 큰 전류가 흐르도록 전류가 조절될 수 있다.
예시적인 실시 에에서, 불휘발성 메모리 장치(600)는 동일한 레이어에서 메모리 셀들의 위치에 따라 동작 전류를 조절하여 워드 라인 또는 비트 라인을 구동할 수 있다. 예를 들어, 제2 레이어(L2)에서, 제1 메모리 셀(MC1)은 제1 워드 라인(WL1) 및 제1 비트 라인(BL1)에 연결되고, 제2 메모리 셀(MC2)은 제2 워드 라인(WL2) 및 제2 비트 라인(BL2)에 연결될 수 있다. 이 경우, 제1 워드 라인(WL1)으로부터 제1 메모리 셀(MC1)을 통해 제1 비트 라인(BL1)으로 흐르는 전류 경로의 길이는 제2 워드 라인(WL2)으로부터 제2 메모리 셀(MC2)을 통해 제2 비트 라인(BL2)으로 흐르는 전류 경로의 길이보다 짧을 수 있다. 불휘발성 메모리 장치(600)는 제1 읽기 전류(IREAD1) 또는 제1 프로그램 전류(IPGM1)를 기반으로 제2 레이어(L2)의 제1 메모리 셀(MC1)에 연결된 제1 워드 라인(WL1) 또는 제1 비트 라인(BL1)을 구동할 수 있다. 불휘발성 메모리 장치(600)는 제2 읽기 전류(IREAD2) 또는 제2 프로그램 전류(IPGM2)를 기반으로 제2 레이어(L2)의 제2 메모리 셀(MC2)에 연결된 제2 워드 라인(WL2) 또는 제2 비트 라인(BL2)을 구동할 수 있다. 이 경우, 동일한 온도에서, 제1 읽기 전류(IREAD1) 및 제2 읽기 전류(IREAD2)는 서로 다를 수 있고, 제1 프로그램 전류(IPGM1) 및 제2 프로그램 전류(IPGM2)는 서로 다를 수 있다. 예를 들어, 더 긴 전류 경로의 길이에 대응하는 메모리 셀로 더 큰 전류가 흐르도록 전류가 조절될 수 있다.
상술한 바와 같이, 불휘발성 메모리 장치(600)는 온도뿐만 아니라 메모리 셀의 레이어 및 메모리 셀의 위치를 기반으로 워드 라인 또는 비트 라인을 구동하기 위한 동작 전류를 조절할 수 있다. 레이어 및 위치에 따른 동작 전류는 전류 조절기(670)에 의해 조절될 수 있으나, 본 발명이 이에 한정되지 않으며, 별도의 회로에 의해 조절될 수 있다. 도 14의 불휘발성 메모리 장치(600)뿐만 아니라 본 발명의 실시 예들에 따른 다양한 구조를 가지를 불휘발성 메모리 장치는 레이어 및 위치에 따라 동작 전류를 조절할 수 있다.
도 15는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 컴퓨팅 장치의 블록도이다. 도 15를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리 컨트롤러(1200), 메인 메모리(1300), 시스템 인터커넥트(1400), 스토리지 장치(1500), 사용자 인터페이스(1600), 및 모뎀(1700)을 포함할 수 있다. 컴퓨팅 장치(1000)는 데스크톱 컴퓨터, 노트북 컴퓨터, 데이터 서버, 응용 서버, 스마트폰, 스마트 태블릿 등과 같은 다양한 컴퓨팅 장치들 중 하나로 구현될 수 있다.
프로세서(1100)는 다양한 연산들을 수행하는 중앙 처리 장치(CPU) 또는 응용 프로세서(AP)일 수 있다. 프로세서(1100)는 프로그램 동작, 읽기 동작, 또는 연산 동작 등을 수행하도록 컴퓨팅 장치(1000)의 각 구성 요소들을 제어할 수 있다. 예를 들어, 프로세서(1100)는 메모리 컨트롤러(1200)를 이용하여 메인 메모리(1300)에 액세스할 수 있다.
메모리 컨트롤러(1200)는 프로세서(1100)의 제어에 따라 프로그램 동작 또는 읽기 동작을 수행하도록 메인 메모리(1300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는 데이터 신호들(DQ)에 대한 프로그램 동작을 수행하도록, 메인 메모리(1300)로 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL)를 제공할 수 있다.
메인 메모리(1300)는 메모리 컨트롤러(1200)로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있다. 메인 메모리(1300)는 메모리 컨트롤러(1200)와 데이터 신호들(DQ)을 교환할 수 있다. 메인 메모리(1300)는 도 1 내지 도 14를 참조하여 설명된 불휘발성 메모리 장치(100, 500, 600)를 포함할 수 있다. 예를 들어, 메인 메모리(1300)는 메인 메모리(1300)의 온도에 따른 차동 신호들을 기반으로, 보상 전류들을 생성할 수 있다. 메인 메모리(1300)는 생성된 보상 전류들을 기반으로 프로그램 동작 또는 읽기 동작에 이용되는 전류를 조절할 수 있다.
시스템 인터커넥트(1400)는 컴퓨팅 장치(1000)의 구성 요소들 사이에 채널들을 제공할 수 있다. 시스템 인터커넥트(1400)는 PCIe, AMBA 등과 같은 다양한 표준들 중 하나에 따라 구현될 수 있다.
스토리지 장치(1500)는 컴퓨팅 장치(1000)의 보조 메모리(secondary memory)로 기능할 수 있다. 스토리지 장치(1500)는 메인 메모리(1300)보다 느린 액세스 속도를 가질 수 있고, 메인 메모리(1300)보다 큰 저장 용량을 가질 수 있다. 스토리지 장치(1500)는 HDD, SSD, 휴대용 메모리 등을 포함할 수 있다.
사용자 인터페이스(1600)는 사용자와 정보를 교환할 수 있다. 사용자 인터페이스(1600)는 키보드, 마우스, 터치 패널, 마이크 등과 같이 사용자로부터 정보를 수신하는 사용자 입력 인터페이스, 그리고 모니터, 스피커, 모터 등과 같이 사용자에게 정보를 제공하는 사용자 출력 인터페이스를 포함할 수 있다.
모뎀(1700)은 외부 장치와 유선 또는 무선 통신을 수행하도록 구성된다. 모뎀(1700)은 LTE, 이더넷, 와이파이, 블루투스 등과 같은 다양한 표준들 중 적어도 하나를 구현하도록 구성될 수 있다. 예시적으로, 모뎀(1700)은 프로세서(1100)의 내부에 포함될 수도 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200, 300: 불휘발성 메모리 장치
110: 뱅크 어레이
120: 어드레스 버퍼
130: 커맨드 버퍼
140: 제어 로직 회로
150: 기준 전류 생성기
160: 온도 센서
170: 전류 조절기
171, 271, 371, 471: 온도 보상 회로
172: 272, 372, 472: 차동 전류 드라이버
173, 273, 373, 473: 전류 미러 회로
174: 트리밍 회로
180: 데이터 버퍼
210, 310: 메모리 셀 어레이
220, 340: 행 디코더
230: 행 드라이버
240, 320: 열 디코더
330: 열 드라이버
250, 350: 쓰기 드라이버들
260, 360: 감지 증폭기들

Claims (20)

  1. 온도에 따른 제1 차동 신호 및 제2 차동 신호를 수신하고, 상기 제1 및 제2 차동 신호들 사이의 차이 값에 대응하는 제1 보상 전류 및 제2 보상 전류를 생성하도록 구성된 차동 전류 드라이버;
    기준 전류와 상기 제1 보상 전류의 합인 제1 전류를 미러링하여 상기 제1 전류의 값과 동일한 값을 가지는 제2 전류를 생성하고, 상기 제2 전류와 상기 제2 보상 전류의 차이 값에 따라 상기 기준 전류를 조절하도록 구성된 전류 미러 회로; 및
    상기 조절된 기준 전류를 기반으로 프로그램 전류 또는 읽기 전류를 생성하도록 구성된 트리밍 회로를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 보상 전류와 상기 제2 보상 전류를 합한 최대 보상 전류 값을 조절하기 위한 온도 보상 크기 신호를 생성하도록 구성된 제어 로직 회로를 더 포함하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    특정 온도에서 제1 값에 대응하는 상기 온도 보상 크기 신호에 응답하여, 상기 전류 미러 회로는 제1 전류 레벨의 상기 조절된 기준 전류를 생성하고,
    상기 특정 온도에서 제2 값에 대응하는 상기 온도 보상 크기 신호에 응답하여, 상기 전류 미러 회로는 상기 제1 전류 레벨과 다른 제2 전류 레벨의 상기 조절된 기준 전류를 생성하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 차동 전류 드라이버로 입력되는 상기 제1 차동 신호 및 상기 제2 차동 신호를 선택적으로 스왑하기 위한 온도 보상 부호 신호를 생성하도록 구성된 제어 로직 회로를 더 포함하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    특정 온도에서 제1 값에 대응하는 상기 온도 보상 부호 신호에 응답하여, 상기 전류 미러 회로는 상기 기준 전류보다 큰 상기 조절된 기준 전류를 생성하고,
    상기 특정 온도에서 제2 값에 대응하는 상기 온도 보상 부호 신호에 응답하여, 상기 전류 미러 회로는 상기 기준 전류보다 작은 상기 조절된 기준 전류를 생성하는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    프로그램 동작에서 상기 프로그램 전류를 기반으로 상기 복수의 메모리 셀들에 연결된 비트 라인 또는 워드 라인을 구동하고, 읽기 동작에서 상기 읽기 전류를 기반으로 상기 비트 라인 또는 상기 워드 라인을 구동하도록 구성된 쓰기 드라이버를 더 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 복수의 메모리 셀들 각각은 상 변화 물질을 포함하는 불휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 복수의 메모리 셀들 각각은 제1 방향으로 연장하는 상기 워드 라인 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상기 비트 라인 사이에 배치되는 불휘발성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 차동 전류 드라이버, 상기 전류 미러 회로, 및 상기 트리밍 회로를 포함하는 주변회로는 제1 기판 상에 배치되고,
    상기 메모리 셀 어레이는 제2 기판 상에 배치되고,
    상기 제2 기판은 상기 주변회로 상에 배치되는 불휘발성 메모리 장치.
  10. 제 6 항에 있어서,
    상기 복수의 메모리 셀들은 제1 레이어에 배치되는 제1 메모리 셀들 및 상기 제1 레이어 상의 제2 레이어에 배치되는 제2 메모리 셀들을 포함하고,
    상기 쓰기 드라이버는 제1 프로그램 전류 또는 제1 읽기 전류를 기반으로 상기 제1 메모리 셀들에 연결된 제1 비트 라인 또는 제1 워드 라인을 구동하고, 상기 제1 프로그램 전류와 다른 제2 프로그램 전류 또는 상기 제1 읽기 전류와 다른 제2 읽기 전류를 기반으로 상기 제2 메모리 셀들에 연결된 제2 비트 라인 또는 제2 워드 라인을 구동하는 불휘발성 메모리 장치.
  11. 제 6 항에 있어서,
    상기 복수의 메모리 셀들은 제1 워드 라인 및 제1 비트 라인과 연결되는 제1 메모리 셀 및 제2 워드 라인 및 제2 비트 라인과 연결되는 제2 메모리 셀을 포함하고,
    상기 쓰기 드라이버는 제1 프로그램 전류 또는 제1 읽기 전류를 기반으로 상기 제1 워드 라인 또는 상기 제1 비트 라인을 구동하고, 상기 제1 프로그램 전류와 다른 제2 프로그램 전류 또는 상기 제1 읽기 전류와 다른 제2 읽기 전류를 기반으로 상기 제2 워드 라인 또는 상기 제2 비트 라인을 구동하고,
    상기 제1 워드 라인으로부터 상기 제1 메모리 셀을 통해 상기 제1 비트 라인으로 흐르는 제1 전류 경로의 길이 및 상기 제2 워드 라인으로부터 상기 제2 메모리 셀을 통해 상기 제2 비트 라인으로 흐르는 제2 전류 경로의 길이는 서로 다른 불휘발성 메모리 장치.
  12. 제 1 항에 있어서,
    상기 제1 및 제2 차동 신호들 사이의 상기 차이 값은 기준 온도보다 상기 온도가 증가됨에 따라 양의 방향으로 증가되고, 상기 기준 온도보다 상기 온도가 감소됨에 따라 음의 방향으로 증가되는 불휘발성 메모리 장치.
  13. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    온도를 감지하고, 상기 감지된 온도에 따른 제1 차동 신호 및 제2 차동 신호를 생성하도록 구성된 온도 센서;
    기준 전류를 생성하도록 구성된 기준 전류 생성기;
    상기 제1 및 제2 차동 신호들 사이의 차이 값에 대응하는 제1 보상 전류 및 제2 보상 전류를 생성하고, 상기 기준 전류와 상기 제1 보상 전류의 합인 제1 전류를 미러링하여 상기 제1 전류의 값과 동일한 값을 가지는 제2 전류를 생성하고, 상기 제2 전류와 상기 제2 보상 전류의 차이 값에 따라 상기 기준 전류를 조절하도록 구성된 전류 조절기; 및
    상기 조절된 기준 전류를 기반으로 상기 메모리 셀 어레이에 연결된 비트 라인 또는 워드 라인을 구동하도록 구성된 쓰기 드라이버를 포함하는 불휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 보상 전류와 상기 제2 보상 전류를 합한 최대 보상 전류 값을 조절하기 위한 온도 보상 크기 신호를 생성하도록 구성된 제어 로직 회로를 더 포함하는 불휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 전류 조절기는,
    상기 온도 보상 크기 신호에 기초하여 상기 최대 보상 전류 값의 바이어스 전류를 출력하도록 구성된 전류원;
    상기 전류원의 출력 단에 연결되며, 상기 제1 차동 신호에 기초하여 상기 제1 보상 전류를 출력하도록 구성된 제1 트랜지스터; 및
    상기 전류원의 상기 출력 단에 연결되며, 상기 제2 차동 신호에 기초하여 상기 제2 보상 전류를 출력하도록 구성된 제2 트랜지스터를 포함하는 불휘발성 메모리 장치.
  16. 제 13 항에 있어서,
    상기 전류 조절기로 입력되는 상기 제1 차동 신호 및 상기 제2 차동 신호를 선택적으로 스왑하기 위한 온도 보상 부호 신호를 생성하도록 구성된 제어 로직 회로를 더 포함하는 불휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 전류 조절기는,
    상기 온도 보상 부호 신호에 기초하여 상기 제1 차동 신호 및 상기 제2 차동 신호 중 하나를 제1 스왑 차동 신호로서 제1 입력 라인으로 전달하고, 다른 하나를 제2 스왑 차동 신호로서 제2 입력 라인으로 전달하도록 구성된 스왑 회로;
    바이어스 전류를 출력하도록 구성된 전류원;
    상기 전류원의 출력 단에 연결되며, 상기 제1 입력 라인을 통해 제공되는 상기 제1 스왑 차동 신호를 기반으로 상기 제1 보상 전류 및 상기 제2 보상 전류 중 하나를 출력하도록 구성된 제1 트랜지스터; 및
    상기 전류원의 상기 출력 단에 연결되며, 상기 제2 입력 라인을 통해 제공되는 상기 제2 스왑 차동 신호를 기반으로 상기 제1 보상 전류 및 상기 제2 보상 전류 중 다른 하나를 출력하도록 구성된 제2 트랜지스터를 포함하는 불휘발성 메모리 장치.
  18. 제 13 항에 있어서,
    상기 전류 조절기는,
    상기 기준 전류 생성기로부터 제공된 기준 전압에 기초하여 상기 기준 전류를 출력하도록 구성된 제1 트랜지스터;
    상기 제1 트랜지스터로부터 출력되는 상기 기준 전류와 상기 제1 보상 전류의 합인 상기 제1 전류를 수신하도록 구성된 제2 트랜지스터;
    상기 제1 전류를 미러링하여 상기 제2 전류를 생성하도록 구성된 제3 트랜지스터; 및
    상기 제2 전류와 상기 제2 보상 전류의 상기 차이 값에 대응하는 상기 조절된 기준 전류를 생성하도록 구성된 제4 트랜지스터를 포함하는 불휘발성 메모리 장치.
  19. 온도 보상 크기 신호에 대응하는 값을 가지는 바이어스 전류를 출력하도록 구성된 전류원;
    상기 전류원의 제1 출력 단에 연결되며, 제1 차동 신호에 기초하여 제1 보상 전류를 출력하도록 구성된 제1 트랜지스터;
    상기 전류원의 상기 제1 출력 단에 연결되며, 제2 차동 신호에 기초하여 제2 보상 전류를 출력하도록 구성된 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 출력 단에 연결되며, 기준 전압에 기초하여 기준 전류를 상기 제2 출력 단으로 출력하도록 구성된 제3 트랜지스터;
    상기 제1 트랜지스터 및 상기 제3 트랜지스터의 공통 출력 단에 연결되는 제4 트랜지스터;
    상기 제4 트랜지스터의 제1 게이트 단 및 상기 제2 트랜지스터의 제3 출력 단에 연결되는 제5 트랜지스터; 및
    상기 제3 출력 단에 연결되며, 상기 제3 출력 단으로 조절된 기준 전류를 출력하도록 구성된 제6 트랜지스터를 포함하고,
    상기 공통 출력 단, 상기 제4 트랜지스터의 상기 제1 게이트 단, 및 상기 제5 트랜지스터의 제2 게이트 단은 서로 연결되고,
    상기 제1 차동 신호 및 상기 제2 차동 신호의 차이 값은 온도에 따라 변경되는 불휘발성 메모리 장치.
  20. 제 19 항에 있어서,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 조절된 기준 전류를 기반으로 상기 메모리 셀 어레이에 연결된 비트 라인 또는 워드 라인을 구동하도록 구성된 쓰기 드라이버를 더 포함하는 불휘발성 메모리 장치.
KR1020190080879A 2019-07-04 2019-07-04 온도 보상 회로를 포함하는 불휘발성 메모리 장치 KR20210004444A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190080879A KR20210004444A (ko) 2019-07-04 2019-07-04 온도 보상 회로를 포함하는 불휘발성 메모리 장치
US16/846,528 US11069406B2 (en) 2019-07-04 2020-04-13 Nonvolatile memory device including temperature compensation circuit
CN202010344431.5A CN112185448A (zh) 2019-07-04 2020-04-27 包括温度补偿电路的非易失性存储器装置
US17/350,292 US11790988B2 (en) 2019-07-04 2021-06-17 Nonvolatile memory device including temperature compensation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190080879A KR20210004444A (ko) 2019-07-04 2019-07-04 온도 보상 회로를 포함하는 불휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
KR20210004444A true KR20210004444A (ko) 2021-01-13

Family

ID=73919061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190080879A KR20210004444A (ko) 2019-07-04 2019-07-04 온도 보상 회로를 포함하는 불휘발성 메모리 장치

Country Status (3)

Country Link
US (2) US11069406B2 (ko)
KR (1) KR20210004444A (ko)
CN (1) CN112185448A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220098652A (ko) * 2021-01-04 2022-07-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 판독 및 기록 마진이 증가된 메모리 디바이스 및 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11456032B2 (en) 2021-01-29 2022-09-27 Micron Technology, Inc. Systems and methods for memory cell accesses
CN113204290B (zh) * 2021-04-19 2022-12-30 深圳天德钰科技股份有限公司 信号补偿电路、触控控制电路及显示装置
CN117238330B (zh) * 2023-11-14 2024-03-12 杭州广立微电子股份有限公司 一种芯片时序调节装置和芯片

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200654A (en) 1991-11-20 1993-04-06 National Semiconductor Corporation Trim correction circuit with temperature coefficient compensation
DE10222307A1 (de) 2002-05-18 2003-12-04 Atmel Germany Gmbh Verfahren zur Erzeugung eines Ausgangsstromes mit einem vorgegebenen Temperaturkoeffizienten
JP2004015423A (ja) 2002-06-06 2004-01-15 Mitsubishi Electric Corp 定電流発生回路
US7324570B2 (en) 2004-03-05 2008-01-29 Finisar Corporation Continuous temperature compensation for a laser modulation current
KR100621766B1 (ko) * 2004-08-09 2006-09-13 삼성전자주식회사 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법
US8067992B2 (en) 2008-06-06 2011-11-29 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Temperature compensation circuit and method
US8284624B2 (en) 2009-02-03 2012-10-09 Samsung Electronics Co., Ltd. Level detector, internal voltage generator including level detector, and semiconductor memory device including internal voltage generator
US8576651B2 (en) * 2012-01-20 2013-11-05 Sandisk 3D Llc Temperature compensation of conductive bridge memory arrays
US9087578B2 (en) * 2013-09-30 2015-07-21 Micron Technology, Inc. Configurable reference current generation for non volatile memory
KR102173441B1 (ko) * 2014-02-04 2020-11-03 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
CN104460811B (zh) 2014-12-26 2016-01-20 昆腾微电子股份有限公司 基准电压温度系数校准电路及其工作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220098652A (ko) * 2021-01-04 2022-07-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 판독 및 기록 마진이 증가된 메모리 디바이스 및 방법

Also Published As

Publication number Publication date
US20210312982A1 (en) 2021-10-07
US20210005253A1 (en) 2021-01-07
US11069406B2 (en) 2021-07-20
CN112185448A (zh) 2021-01-05
US11790988B2 (en) 2023-10-17

Similar Documents

Publication Publication Date Title
US11790988B2 (en) Nonvolatile memory device including temperature compensation circuit
KR102157359B1 (ko) 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법
US11120872B2 (en) Resistive memory devices and methods of operating resistive memory devices
CN107025932B (zh) 存储器和包括其的电子装置
US9361976B2 (en) Sense amplifier including a single-transistor amplifier and level shifter and methods therefor
US20180358085A1 (en) Semiconductor memory apparatus and operating method thereof
CN107958684B (zh) 电压调节器及具有其的阻变存储装置
US11081174B2 (en) Set/reset methods for crystallization improvement in phase change memories
US20150340097A1 (en) Voltage generator and semiconductor memory device
KR20210013487A (ko) 선택된 메모리 셀에 대한 인접성에 따라 비선택된 메모리 셀들을 제어하는 메모리 장치, 및 그것을 동작하는 방법
US11443801B2 (en) Semiconductor memory apparatus for preventing disturbance
KR20220151056A (ko) 메모리 장치
TWI736650B (zh) 半導體記憶裝置及其操作方法
KR20160122478A (ko) 전자 장치
KR20110064041A (ko) 워드 라인에 접속된 감지 증폭기를 포함하는 반도체 장치들
KR102670952B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102661099B1 (ko) 전송 소자를 포함하는 불휘발성 메모리 장치
US9984749B2 (en) Current driver, write driver, and semiconductor memory apparatus using the same
KR20230085049A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal