KR102580104B1 - 메모리 디바이스 - Google Patents

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Abstract

메모리 디바이스가 제공되고, 메모리 디바이스는 다수의 행들 및 다수의 열들의 행렬로 배열된 다수의 셀들을 포함한다. 메모리 디바이스는 다수의 비트 라인들을 더 포함하고, 다수의 비트 라인들 각각은 다수의 행들의 행에 배열된 다수의 셀들의 제 1 셀들에 연결된다. 전압 제어 회로는 다수의 비트 라인들의 선택된 비트 라인에 연결가능하고, 순시 공급 전압을 검출하는 전압 검출 회로, 및 전압 검출 회로에 연결된 전압원 선택 회로를 포함한다. 전압원 선택 회로는 검출된 순시 공급 전압에 기초하여 다수의 전압원들로부터 전압원을 선택한다. 전압원 선택 회로는 기록 전압을 제공하도록, 선택된 전압원을 선택된 비트 라인에 연결하는 스위치를 포함한다.

Description

메모리 디바이스{MEMORY DEVICE}
관련 출원에 대한 상호-참조
이 출원은 2019년 11월 15일자로 출원된 미국 특허 가출원 제62/935,830호에 대한 우선권을 주장하고, 이 미국 특허 가출원의 개시내용은 이로써 그 전체적으로 참조로 편입된다.
집적 회로(integrated circuit; IC) 메모리 디바이스들은 저항성 랜덤-액세스 메모리(resistive random-access memory; RRAM), 자기저항성 랜덤-액세스 메모리(magnetoresistive random-access memory; MRAM), 상변화 랜덤-액세스 메모리(phase-change random-access memory; PCRAM) 등과 같은 저항성 메모리를 포함한다. 저항성 메모리는 유전체 재료의 저항을 변경함으로써 정보를 저장한다. 예를 들어, RRAM은 RRAM 셀들 각각이 전하가 아니라 저항 값들을 이용하여 데이터의 비트를 저장하는 RRAM 셀들의 어레이를 포함하는 메모리 구조체이다. 특히, 각각의 RRAM 셀은 저항성 재료 층을 포함하고, 저항성 재료 층의 저항은 논리 "0" 또는 논리 "1"을 표현하기 위해 조절될 수 있다.
본 개시내용의 양태들은 동반 도면들과 함께 판독될 때 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 특징부들은 축척에 맞게 그려진 것이 아니라는 것이 주목된다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의적으로 증가될 수 있거나 감소될 수 있다. 추가적으로, 도면들은 발명의 실시예들의 예들로서 예시적이고, 제한적인 것으로 의도되지는 않는다.
도 1a는 일부 실시예들에 따라 일 예의 메모리 디바이스를 일반적으로 예시하는 블록도이다.
도 1b는 일부 실시예들에 따라 메모리 디바이스의 일 예의 셀 어레이를 일반적으로 예시하는 블록도이다.
도 2a는 일부 실시예들에 따라 메모리 디바이스를 위한 일 예의 기록 전압 회로(write voltage circuit)를 일반적으로 예시하는 블록도이다.
도 2b는 일부 실시예들에 따라 메모리 디바이스를 위한 또 다른 예의 기록 전압 회로를 일반적으로 예시하는 블록도이다.
도 3은 일부 실시예들에 따라 일 예의 전압 제어 회로를 일반적으로 예시하는 블록도이다.
도 4는 일부 실시예들에 따라 일 예의 온도 보상 회로를 일반적으로 예시하는 블록도이다.
도 5는 일부 실시예들에 따른, PTAT 전류원을 위한 회로의 예이다.
도 6은 일 예의 실시예들에 따라 기록 전압 회로를 갖는 메모리 디바이스를 예시하는 블록도이다.
도 7은 일 예의 실시예들에 따라, 일 예의 메모리 디바이스에서의 컴포넌트들의 배치를 예시하는 블록도이다.
도 8은 일부 실시예들에 따른, 기록 전압을 메모리 디바이스에 제공하기 위한 방법의 플로우차트이다.
다음의 개시내용은 제공된 발명요지의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열체들의 특정 예들은 본 개시내용을 단순화하기 위해 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제 2 특징부 상부 또는 그 상에서의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있도록, 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에서 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위해 본원에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다.
저항성 랜덤-액세스 메모리(RRAM)와 같은 일부 집적 회로(IC) 메모리 디바이스들에서는, 판독 및 기록 동작들 동안의 비트-라인(bit-line; BL) 또는 소스 라인(source line; SL) 전압들에서의 변동들이 발생한다. 추가적으로, BL 전압에서의 변동들은 또한, 마찬가지로 온도의 함수로서 발생할 수 있다. 이 개시내용은 메모리 디바이스를 위한 기록 동작들을 적당한 비트 라인 전압을 제공하기 위한 기법들, 및 온도에서의 변동들로 인해 기록 동작들 동안에 예정된 비트 라인 전압에서의 변동들을 보상하기 위한 방법을 제공한다.
도 1a는 일부 실시예들에 따라 일 예의 메모리 디바이스(100)를 예시하는 블록도이다. 일부 예들에서, 메모리 디바이스(100)는 저항성 랜덤-액세스 메모리(RRAM)와 같은 저항성 메모리 디바이스이다. 도 1a에서 도시된 바와 같이, 메모리 디바이스(100)는 셀 어레이(102), 워드 라인 구동기(104), 입력/출력(Input/Output; I/O) 회로(106), 및 기록 전압 회로(108)를 포함한다. 기록 전압 회로(108)는 I/O 회로(106)로부터 분리된 것으로 도시되지만, 기록 전압 회로(108)는 I/O 회로(106)의 일부일 수 있다. 추가적으로, 메모리 디바이스(100)가 도 1에서 도시된 것들보다 더 많은 컴포넌트들 또는 더 적은 컴포넌트들을 포함할 수 있다는 것은 이 개시내용을 판독한 후의 당해 분야에서의 당업자에게 명백할 것이다.
도 1b는 일부 실시예들에 따라 일 예의 메모리 디바이스(100)의 일 예의 셀 어레이(102)를 예시하는 블록도이다. 도 1b에서 도시된 바와 같이, 셀 어레이(102)는 110a0, 110m0, 110a1, 110m1, 110an, 110mn으로서 표기된 복수의 셀들(집합적으로, 복수의 메모리 셀들(110)로서 지칭됨)을 포함한다. 복수의 셀들(110) 각각은 정보의 1 비트(즉, 비트 값 0 또는 비트 값 1)를 저장할 수 있다. 그러므로, 복수의 셀들(110) 각각은 또한, 비트 셀 또는 메모리 셀로서 지칭된다.
일부 예들에서, 셀 어레이(102)의 복수의 셀들(110)은 저항성 메모리 셀들을 포함할 수 있다. 저항성 메모리 셀들은 후공정(back-end-of-the-line; BEOL) 금속배선 적층체 내에 배치된 전도성 전극들 사이에 배열된 하이-k(high-k) 유전체 재료의 층을 갖는 저항성 엘리먼트(resistive element)를 포함한다. 저항성 메모리 셀들은 저항성 상태들 사이의 반전가능한 스위칭의 프로세스에 기초하여 동작하도록 구성된다. 이 반전가능한 스위칭은 하이-k 유전체 재료의 층을 통해 전도성 필라멘트(conductive filament)를 선택적으로 형성함으로써 가능하게 된다. 예를 들어, 통상적으로 절연성인 하이-k 유전체 재료의 층은 하이-k 유전체 재료의 층을 통해 연장되는 전도성 필라멘트를 형성하기 위해 전도성 전극들 양단에 전압을 인가함으로써 전도하도록 만들어질 수 있다. 제 1(예컨대, 높은) 저항성 상태를 갖는 저항성 메모리 셀은 제 1 데이터 값(예컨대, 논리적 '0')에 대응하고, 제 2(예컨대, 낮은) 저항성 상태를 갖는 저항성 메모리 셀은 제 2 데이터 값(예컨대, 논리적 '1')에 대응한다.
도 1b에서 도시된 바와 같이, 셀 어레이(102)의 복수의 셀들(110)은 복수의 행(row)들(예를 들어, m 개의 행들) 및 복수의 열(column)들(예를 들어, n 개의 열들)을 갖는 행렬(matrix)로 배열된다. 복수의 행들의 각각의 행은 복수의 셀들 중 제 1 복수의 셀들을 포함한다. 예를 들어, 셀 어레이(102)의 0 번째 행은 110a0, ..., 110m0로서 표기된 제 1 복수의 셀들을 포함한다. 유사하게, 셀 어레이(102)의 1 번째 행은 110a1, ..., 110m1로서 표기된 제 1 복수의 셀들을 포함한다. 마지막으로, 셀 어레이(102)의 n 번째 행은 110n1, ..., 110nm1로서 표기된 제 1 복수의 셀들을 포함한다.
유사하게, 복수의 열들의 각각의 열은 복수의 셀들 중 제 2 복수의 셀들을 포함한다. 예를 들어, 셀 어레이(102)의 0 번째 열은 110a0, 110a1, ..., 110an로서 표기된 제 2 복수의 셀들을 포함한다. 유사하게, 셀 어레이(102)의 m 번째 열은 110m0, 110m1, ..., 110mn로서 표기된 제 2 복수의 셀들을 포함한다.
셀 어레이(102)는 복수의 워드 라인(word line)들(예를 들어, WL0, WL1, ...., WLn) 및 복수의 비트 라인(bit line)들(예를 들어, BL0, ..., BLm)을 더 포함한다. 복수의 워드 라인들 각각은 복수의 행들의 행과 연관된다. 예를 들어, 복수의 행들의 행에서의 제 1 복수의 셀들 각각은 복수의 워드 라인들의 워드 라인에 연결된다. 도 1b에서 도시된 바와 같이, 0 번째 행의 110a0, ..., 110m0으로서 표기된 제 1 복수의 셀들은 워드 라인 WL0에 연결된다. 유사하게, 1 번째 행의 110a1, ..., 110m1로서 표기된 제 1 복수의 셀들은 워드 라인 W1에 연결된다. 마지막으로, n 번째 행의 110n0, ..., 110nm으로서 표기된 제 1 복수의 셀들은 워드 라인 WLn에 연결된다.
유사하게, 복수의 비트 라인들의 각각의 비트 라인은 복수의 열들 중 일 열과 연관된다. 예들에 대하여, 복수의 열들 중 일 열의 제 2 복수의 셀들 각각은 복수의 비트 라인들의 비트 라인에 결합된다. 도 1b에서 도시된 바와 같이, 0 번째 열의 110a0, 110a1, ..., 110an으로서 표기된 제 2 복수의 셀들은 비트 라인 BL0에 연결된다. 유사하게, m 번째 열의 110m0, 110m1, ..., 110mn으로서 표기된 제 2 복수의 셀들은 비트 라인 BLm에 연결된다.
이에 따라, 셀 어레이(102)의 복수의 셀들 각각은 워드 라인 및 비트 라인의 교차에 의해 정의된 어드레스(address)와 연관된다. 일부 예들에서, 셀 어레이(102)는 복수의 소스 라인들(예를 들어, SL0, ..., SLm)을 더 포함한다. 복수의 소스 라인의 각각의 소스 라인은 또한, 복수의 열들 중 일 열과 연관된다. 예를 들어, 열의 제 2 복수의 셀들은 복수의 소스 라인들의 소스 라인에 결합된다. 도 1b에서 도시된 바와 같이, 0 번째 열의 110a0, 110a1, ..., 110an으로서 표기된 제 2 복수의 셀들은 소스 라인 SL0에 연결된다. 유사하게, m 번째 열의 110m0, 110m1, ..., 110mn으로서 표기된 제 2 복수의 셀들은 소스 라인 SLm에 연결된다.
일부 예들에서, 그리고 도 1b에서 도시된 바와 같이, 셀 어레이(102)의 복수의 셀들(110) 각각은 저항성 메모리 엘리먼트(112) 및 액세스 트랜지스터(access transistor)(114)를 포함한다. 저항성 메모리 엘리먼트(112)는 낮은 저항성 상태와 높은 저항성 상태 사이에서 스위칭가능한 저항성 상태를 가진다. 저항성 상태는 저항성 메모리 엘리먼트(112) 내에 저장된 데이터 값(예컨대, "1" 또는 "0")을 표시한다. 저항성 메모리 엘리먼트(112)는 비트 라인에 결합된 제 1 단자, 및 액세스 트랜지스터(114)에 결합된 제 2 단자를 가진다. 액세스 트랜지스터(114)는 워드 라인에 결합된 게이트, 소스 라인에 결합된 소스, 및 저항성 메모리 엘리먼트(112)의 제 2 단자에 결합된 드레인을 가진다. 예들에서, 액세스 트랜지스터(114)는 대칭적일 수 있다. 즉, 액세스 트랜지스터(114)의 드레인은 소스일 수 있고, 액세스 트랜지스터(114)의 소스는 드레인일 수 있다.
셀 어레이(102)로부터 데이터를 판독하거나 데이터를 셀 어레이(102)로 기록하기 위하여, 복수의 워드 라인들의 워드 라인이 선택되고, 미리 결정된 전압, 예를 들어, 워드 라인 전압 VWL으로 충전된다. 추가적으로, 복수의 워드 라인들의 비트 라인 및 복수의 소스 라인들의 소스 라인이 선택되고, 미리 결정된 전압들, 예를 들어, BL/SL 전압들(VBL/VSL)로 사전-충전(pre-charge)된다. 인가된 전압들은 감지 증폭기로 하여금, 셀 어레이(102)의 셀의 데이터 상태에 종속적인 값을 갖는 신호를 수신하게 한다.
도 1a로 돌아가면, 워드 라인 구동기(104)는 복수의 워드 라인들의 워드 라인을 선택하고, 선택된 워드 라인을 미리 결정된 전압, 예를 들어, 워드 라인 전압 VWL로 충전한다. 워드 라인 구동기(104)는 복수의 어드레스 라인들에 의해 제공된 어드레스를 디코딩하는 것에 기초하여 충전하기 위한 워드 라인을 선택한다. 도 1a에서 도시된 바와 같이, 워드 라인 구동기(104)는 셀 어레이(102)에 연결된다.
I/O 회로(106)는 판독-기록 동작들 동안에 BL/SL 전압들(즉, VBL/VSL)을 선택된 비트 라인 및 선택된 소스 라인에 인가한다. 일부 실시예들에서, I/O 회로(106)는 셀 어레이(102)로 기록되어야 하거나 셀 어레이(102)로부터 판독되어야 할 데이터를 멀티플렉싱 및 인코딩하고, 디멀티플렉싱 및 디코딩하기 위한 회로부 뿐만 아니라, 판독-기록 동작들을 위해 선택된 비트 라인 및 선택된 소스 라인을 사전-충전하기 위한 회로부를 포함한다. 일부 실시예들에서, I/O 회로(106)는 선택된 비트 라인 및 선택된 소스 라인으로부터 수신되거나 선택된 비트 라인 및 선택된 소스 라인에 인가된 판독-기록 신호들을 증폭하기 위한 회로부를 포함한다. 일반적으로, I/O 회로(106)는 저항성 메모리 셀들의 셀 어레이(102) 상에서 실행된 모든 SET, RESET, 및 READ 동작들을 위한 선택된 비트 라인 및 선택된 소스 라인 전압들을 제어하기 위해 필요한 하나 이상의 회로부를 포함한다. 도 1a에서 도시된 바와 같이, I/O 회로(106)는 셀 어레이(102)에 연결된다.
도 1a로 계속하면, 기록 전압 회로(108)는 셀 어레이(102)의 선택된 비트 라인에 인가되어야 할 기록 전압을 제공한다. 추가적으로, 기록 전압 회로(108)는 셀 어레이(102)의 온도에서의 변동으로 인한 기록 전압에서의 변동들을 보상한다. 기록 전압 회로(108)는 셀 어레이(102)를 위한 기록 마진(write margin)들을 개선시킨다. 예를 들어, 기록 전압 회로(108)는 셀 어레이(102)의 비트 라인들에 따른 기록 전압에서의 변동을 감소시킨다. 일 예의 실시예들에서, 그리고 개시내용의 다음의 섹션들에서 상세하게 논의된 바와 같이, 기록 전압 회로(108)는 기록 구동기를 위한 적당한 전력원을 자동적으로 선택하는 전력 스위칭 시스템으로서 또한 지칭된 전압 제어 회로를 포함한다. 또한, 그리고 개시내용의 다음의 섹션들에서 상세하게 논의된 바와 같이, 기록 전압 회로(108)는 또한, 셀 어레이(102)의 온도에서의 변동으로 인한 셀 어레이(102)를 위한 기록 동작에 대한 이동도 열화(mobility degradation)를 수용하기 위해 온도 관련된 기준 신호를 제공한다.
도 2a는 일 예의 실시예들에 따라 기록 전압 회로(108)를 예시하는 블록도를 예시한다. 도 2a에서 도시된 바와 같이, 기록 전압 회로(108)는 전압 제어 회로(200)를 포함한다. 전압 제어 회로(200)(또한, 전력 스위칭 시스템 또는 전력 스위치 방식으로서 지칭됨)는 전력 공급부의 전압 레벨을 검출하고 그것을 알려진 전압원(즉, VBG)과 비교하기 위해 저항기 래더(resistor ladder)를 이용한다. 전압 제어 회로(200)는 그 다음으로, 기록 구동기를 위한 적당한 전력원을 선택하기 위해 선택된 전압 레벨을 이용한다. 적당한 전력원의 선택은 자동적이다. 전압 제어 회로(200)는 개시내용의 도 3을 참조하여 더 상세하게 설명된다.
추가적으로, 그리고 도 2b에서 도시된 바와 같이, 일부 예들에서, 기록 전압 회로(108)는 온도 보상 회로(210)를 더 포함한다. 온도 보상 회로(210)(또한, 온도 보상 방식으로서 지칭됨)는 기록 구동기를 위한 온도 종속적 기준 신호를 생성한다. 온도 종속적 기준 신호는 그 다음으로, 높은 온도 상에서의 기록-능력 손실을 보상하고 낮은 온도 상에서의 디바이스 응력(device stress)을 방지하기 위해 이용된다. 온도 종속적 기준 신호는 실온 상에서 그 레벨을 정렬하도록 설계된다. 여분의 트리밍(trimming)이 필요하지 않을 수 있다. 추가적으로, 온도 종속적 기준 신호는 상이한 기록 전압 레벨들에 자동적으로 적응할 수 있다. 전압 보상 회로(210)는 개시내용의 도 3을 참조하여 더 상세하게 설명된다.
도 3은 일부 실시예들에 따라 일 예의 전압 제어 회로(200)를 예시하는 블록도이다. 도 3에서 도시된 바와 같이, 전압 제어 회로(200)는 전압원 선택 회로(302) 및 전압 검출 회로(304)를 포함한다. 전압원 선택 회로(302)는 전압 검출 회로(304)에 연결된다. 전압 검출 회로(304)는 순시 공급 전압(instantaneous supply voltage)(또한, VDIO로서 지칭됨)을 검출하고, 검출된 순시 공급 전압을 전압원 선택 회로(302)에 제공한다. 전압원 선택 회로(302)는 검출된 순시 공급 전압에 기초하여 복수의 전압원들로부터 전압원을 선택한다. 예를 들어, 그리고 개시내용의 다음의 부분들에서 논의된 바와 같이, 전압원 선택 회로(302)는 기록 전압을 제공하도록, 선택된 전압원을 선택된 비트 라인에 연결하는 스위치를 포함한다.
도 3에서 도시된 바와 같이, 전압원 선택 회로(302)는 예를 들어, 제 1 전압원(306a) 및 제 2 전압원(306b)을 포함하는 복수의 전압원들(306)을 포함한다. 일부 예들에서, 제 1 전압원(306a)은 공급 전압 레벨(즉, VDIO)에 대응하고, 제 2 전압원(306b)은 증가된 공급 전압 레벨에 대응한다. 예를 들어, 그리고 도 3에서 도시된 바와 같이, 제 2 전압원(306b)은 공급 전압 노드에 연결된 낮은 리플 충전 펌프(즉, LR-CP)(314)를 포함한다. LR-CP(314)는 공급 전압 레벨을 증가시킴으로써, 제 2 전압원(306b)의 증가된 공급 전압 레벨을 제공한다. 전압원 선택 회로(302)가 오직 2 개의 전압원들(즉, 제 1 전압원(306a) 및 제 2 전압원(306b))을 포함하도록 도시되지만, 전압원 선택 회로(302)가 2 개 초과의 전압원들을 포함할 수 있다는 것은 이 개시내용을 판독한 후의 당해 분야에서의 당업자에게 명백할 것이다.
추가적으로, 전압원 선택 회로(302)는 스위치(308)를 포함한다. 예들에서, 스위치(308)는 멀티-도메인 전력 스위치(multi-domain power switch)이다. 예를 들어, 스위치(308)는 이중 도메인 전력 스위치이다. 스위치(308)는 입력 단자(310) 및 출력 단자(312)를 포함한다. 스위치(308)는 복수의 전압원들(306) 중 하나를 선택하고, 복수의 전압원들(306) 중 선택된 하나와 연관된 전압 레벨을 출력 단자(312)에서 제공한다. 예를 들어, 복수의 전압원들(306) 중 하나를 선택하기 위하여, 스위치(308)의 입력 단자(310)는 선택된 전압원 노드에 연결된다. 스위치(308)는 순시 공급 전압에 기초하여 복수의 전압원들(306) 중 하나를 선택한다. 예를 들어, 스위치(308)는 전압 검출 회로(304)로부터 순시 공급 전압을 표현하는 신호를 수신한다.
전압 검출 회로(304)는 저항기 래더(316) 및 제 1 비교기(318)를 포함한다. 저항기 래더(316)는 제 1 저항기(330) 및 제 2 저항기(332)를 포함한다. 제 1 저항기(330)의 제 1 단자는 공급 전압 노드(즉, VDIO)에 연결되고, 제 1 저항기(330)의 제 2 단자는 제 1 기준 노드(334)에 연결된다. 제 2 저항기(332)의 제 1 단자는 제 1 기준 노드(334)에 연결되고, 제 2 저항기(332)의 제 2 단자는 접지(ground)에 연결된다. 예들에서, 제 1 저항기(330)의 저항 값은 제 2 저항기(332)의 저항 값과 동일하다. 그러나, 제 1 저항기(330) 및 제 2 저항기(332)의 저항 값들이 상이할 수 있다는 것은 이 개시내용을 판독 후의 당해 분야에서의 당업자에게 명백할 것이다. 추가적으로, 저항기 래더(316)가 오직 2 개의 저항기들(즉, 제 1 저항기(330) 및 제 2 저항기(332))을 포함하도록 도시되지만, 저항기 래더(316)가 2 개 초과의 저항기들을 포함할 수 있다는 것은 이 개시내용을 판독한 후의 당해 분야에서의 당업자아게 명백할 것이다.
저항기 래더(316)는 공급 전압(즉, VDIO)의 순시 값의 대표인 전압을 제 1 기준 노드(334)에서 제공한다. 예를 들어, 제 1 기준 노드(334)는 공급 전압의 절반(즉, ½(VDIO))을 제공한다. 공급 전압의 순시 값(또한, 이하에서 순시 공급 전압으로서 지칭됨)의 대표 전압은 제 1 비교기(318)에 제공된다. 제 1 비교기(318)는 순시 공급 전압을 기준 전압(reference voltage), 예를 들어, 밴드 게이트 전압(band gate voltage)(즉, VBG)과 비교한다. 일부 예들에서, 제 1 비교기(318)는 연산 증폭기(operational amplifier)와 같은 증폭기이다.
예를 들어, 제 1 비교기(318)는 제 1 입력 단자(320), 제 2 입력 단자(322), 및 출력 단자(324)를 포함한다. 제 1 비교기(318)의 제 1 입력 단자(320)는 밴드 게이트 전압 노드에 연결되고, 제 1 비교기(318)의 제 2 입력 단자(322)는 저항기 래더(316)의 제 1 기준 노드(334)에 연결된다. 제 1 비교기(318)는 제 1 입력 단자(320)에서 수신된 순시 공급 전압을 제 2 입력 단자(322)에서 수신된 기준 전압과 비교하고, 비교 결과를 출력 단자(324)에서 제공한다. 일 예의 실시예들에서, 비교 결과는 순시 공급 전압이 기준 전압 이상인지 여부를 표시한다.
제 1 비교기(318)로부터의 비교 결과는 스위치(308)에 제공된다. 예를 들어, 제 1 비교기(318)의 출력 단자(324)는 스위치(308)에 연결된다. 스위치(308)는 비교 결과에 기초하여 복수의 전압원들(306) 중 하나를 선택한다. 예를 들어, 스위치(308)는 비교 결과가 순시 공급 전압이 기준 전압 이상인 것을 표시할 때, 복수의 전압원들(306) 중 제 1 전압원(306a)을 선택한다. 또한, 스위치(308)는 비교 결과가 순시 공급 전압이 기준 전압 미만인 것을 표시할 때, 복수의 전압원들(306) 중 제 2 전압원(306b)을 선택한다.
일부 실시예들에서, 전압 제어 회로(200)는 래치(latch)(326) 및 타이머(timer)(328)를 포함한다. 타이머(328)는 시간 주기(time period)들을 추적하고, 제 1 미리 결정된 시간 주기 후에 제 1 트리거 신호를 생성하고, 제 2 미리 결정된 시간 주기 후에 제 2 트리거 신호를 생성한다. 일부 예들에서, 제 2 트리거 신호는 제 1 트리거 신호 후에 생성된다. 제 1 트리거 신호는 순시 공급 전압을 기준 전압과 비교하도록 제 1 비교기(318)를 트리거한다. 제 2 트리거 신호는 제 1 비교기(318)로부터의 비교 결과를 저장하기 위해 래치(326)를 트리거한다. 비교 결과의 래칭(latching) 후에, 제 1 비교기(318)는 전력을 절약하기 위해 스위치 오프될 수 있다. 일 예의 실시예들에서, 래치(326)는 플립-플롭(flip-flop)일 수 있다. 또한, 래치(326)는 검출 지연의 속도를 높이기 위해 이용될 수 있다.
도 4는 일부 실시예들에 따라 일 예의 온도 보상 회로(210)를 일반적으로 예시하는 블록도이다. 도 4에서 도시된 바와 같이, 온도 보상 회로(210)는 기준 전압 생성기 회로(402) 및 전압 레귤레이터 회로(voltage regulator circuit)(404)를 포함한다. 전압 레귤레이터 회로(404)는 기준 전압 생성기 회로(402)에 연결된다. 기준 전압 생성기 회로(402)는 온도 보상된 기준 전압을 생성하고, 온도 보상된 기준 전압을 전압 레귤레이터 회로(404)에 제공한다. 전압 레귤레이터 회로(404)는 온도 보상된 기준 전압을 순시 비트 라인 전압과 비교하고, 비교에 기초하여 순시 비트 라인 전압을 레귤레이팅한다.
도 4에서 도시된 바와 같이, 기준 전압 생성기 회로(402)는 제 1 전류원(406) 및 제 2 전류원(408)을 포함한다. 제 1 전류원(406)은 제 2 기준 노드(410)에서 제 2 전류원과 병렬로 연결된다. 제 1 전류원(406)은 제 2 기준 노드(410)에서 제 1 전류를 싱크(sink)하고, 제 2 전류원(408)은 제 2 기준 노드(410)에서 제 2 전류를 싱크한다. 일부 예들에서, 제 1 전류원(406)은 절대 온도 비례(Proportional to Absolute Temperature; PTAT) 전류원이고, 제 2 전류원은 제로 온도 계수(Zero Temperature Coefficient; ZTC) 전류원이다. 일 예의 PTAT 전류원은 개시내용의 도 5를 참조하여 더 상세하게 논의된다.
일부 예들에서, PTAT 전류원(즉, 제 1 전류원(406))에 의해 생성된 PTAT 전류는 절대 온도에 비례적이고, 온도가 증가하거나 감소하는 것과 동일한 방향으로 증가하거나 감소한다. ZTC 전류원(즉, 제 2 전류원(408))에 의해 생성된 ZTC 전류는 절대 온도를 갖는 제로의 온도 계수(temperature coefficient)를 가진다. 즉, ZTC 전류는 절대 온도에 대해 실질적으로 불변이다. PTAT 전류 및 ZTC 전류는 기준 전압 생성기 회로(402)를 위한 바이어스 전류(bias current)를 생성하기 위해 조합하여 이용된다. 예를 들어, PTAT 전류 및 ZTC 전류의 (증가 또는 감소의 레이트(rate)인) 기울기들은, 기울기들이 변경될 때, 기준 전압 생성기 회로(402)를 위한 바이어스 전압이 특정된 온도에서(예를 들어, 실온에서) 동일하게 유지되도록, 트림 코드(trim code)들을 이용하여 제어된다.
기준 전압 생성기 회로(402)는 가변 저항기(412)를 더 포함한다. 가변 저항기(412)의 제 1 단자는 제 2 기준 노드(410)에 연결되고, 가변 저항기(412)의 제 2 단자는 접지에 연결된다. 일부 예들에서, 가변 저항기(412)의 저항 값은 기준 전압 생성기 회로(402)를 위한 바이어스 전류를 조절하도록 변경된다. 온도 보상된 기준 전압은 제 2 기준 노드(410)에서 생성되고, 기준 전압 생성기 회로(402)의 출력 단자(414)에서 제공된다. 예들에서, 기준 전압 생성기 회로(402)의 출력 단자(414)에서 생성된 온도 보상된 기준 전압은 전압 레귤레이터 회로(404)에 제공된다.
도 4를 계속하면, 전압 레귤레이터 회로(404)는 제 2 비교기(416) 및 제 3 전류원(418)을 포함한다. 제 3 전류원(418)은 제 2 비교기(416)에 연결된다. 제 2 비교기(416)는 제 1 입력 단자(420), 제 2 입력 단자(422), 및 출력 단자(424)를 포함한다. 제 1 입력 단자(420)는 기준 전압 생성기 회로(402)의 출력 단자(414)에 연결된다. 제 2 입력 단자(422)는 셀 어레이(102)의 선택된 비트 라인에 연결된다. 예들에서, 제 2 비교기(416)는 제 1 입력 단자(420)에서 수신된 온도 보상된 기준 전압을 제 2 입력 단자(422)에서 수신된 순시 비트 라인 전압과 비교하고, 출력 단자(424) 상에서 비교 결과를 제공한다. 비교 결과는 순시 비트 라인 전압이 온도 보상된 기준 전압 이하인지 여부를 포함할 수 있다.
비교 결과는 제 3 전류원(418)에 제공된다. 제 3 전류원(418)은 비교 결과에 기초하여, 선택된 비트 라인으로 싱크되는 소스 전류 Is의 양을 변동시킨다. 예를 들어, 제 3 전류원(418)은 온도 보상된 기준 전압이 순시 비트 라인 전압보다 더 클 때, 선택된 비트 라인으로 싱크되는 소스 전류 Is의 양을 증가시킨다. 또한, 제 3 전류원(418)은 온도 보상된 기준 전압이 순시 비트 라인 전압보다 더 작을 때, 선택된 비트 라인으로 싱크되는 소스 전류 Is의 양을 감소시킨다.
예들에서, 제 3 전류원(418)은 트랜지스터(426)를 포함한다. 트랜지스터(426)의 소스는 기록 전압 노드에 연결되고, 트랜지스터(426)의 드레인은 셀 어레이(102)의 선택된 비트 라인에 연결된다. 트랜지스터(426)의 게이트는 비교기(416)의 출력 단자(424)에 연결된다. 일부 예들에서, 트랜지스터(426)는 p-채널 금속 옥사이드 반도체(p-channel metal oxide semiconductor; pMOS) 트랜지스터이다. 그러나, 금속 옥사이드 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), n-채널 금속 옥사이드 반도체(n-channel metal oxide semiconductor; nMOS) 트랜지스터, 또는 상보적 금속 옥사이드 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터와 같은 다른 유형들의 트랜지스터들이 트랜지스터(426)를 위해 이용될 수 있다는 것은 이 개시내용을 판독한 후의 당해 분야에서의 당업자에게 명백할 것이다. 추가적으로, 트랜지스터(426)는 대칭적이다. 즉, 트랜지스터(426)의 소스는 드레인일 수 있고, 트랜지스터(426)의 드레인은 소스일 수 있다.
예들에서, 단일이득 버퍼(unigain buffer)는 기준 전압 생성기 회로(402)와 전압 레귤레이터 회로(404) 사이에 연결될 수 있다. 단일이득 버퍼는 전압 레귤레이터 회로(404)에 의해 생성된 킥 백 잡음(kick back noise)으로부터 기준 전압 생성기 회로(402)를 차폐시킨다. 다른 예들에서, 전압 레귤레이터 회로(404)는 낮은 드롭아웃(low dropout; LDO) 회로이다. 일부 예들에서, 제 2 비교기(416)는 연산 증폭기와 같은 증폭기이다.
도 5는 일부 실시예들에 따른, PTAT 전류원(500)의 회로의 예이다. 일 예의 실시예들에서, PTAT 전류원(500)은 밴드갭 기준(bandgap reference; BGR) 회로를 포함한다. PTAT 전류원(500)은 온도 변경들에 관계 없이 고정된(일정한) 전류를 출력하는 온도 독립적 전류원이다. 일부 예들에서, PTAT 전류원(500)은 온도와 선형적으로 변동되는 PTAT 전류를 출력한다. 도 5에서 도시된 바와 같이, PTAT 전류원(500)은 제 1 트랜지스터 Q1(502) 및 제 2 트랜지스터 Q2(504)를 포함한다. 추가적으로, PTAT 전류원(500)은 제 1 저항기 R1(506), 제 2 저항기 R2(508), 제 3 저항기 R3(510), 및 제 4 저항기 R4(512)를 포함한다. 또한, PTAT 전류원(500)은 제 3 비교기(514), 제 1 전류 미러(current mirror)(516), 및 제 2 전류 미러(518)를 포함한다.
제 1 트랜지스터 Q1(502)은 제 1 노드(520)와 접지 사이에 연결된다. 제 1 저항기 R1(506)의 제 1 단자는 제 3 노드(524)에 연결되고, 제 1 저항기 R1(506)의 제 2 단자는 제 1 노드(520)에 연결된다. 제 2 저항기 R2(508)의 제 1 단자는 제 3 노드(524)에 연결되고, 제 2 저항기 R2(508)의 제 2 단자는 제 2 노드(522)에 연결된다. 제 3 저항기 R3(510)의 제 1 단자는 제 2 노드(522)에 연결되고, 제 3 저항기 R3(510)의 제 2 단자는 제 2 트랜지스터(504)에 연결된다. 제 2 트랜지스터 Q2(504)는 제 3 저항기 R3(510)와 접지 사이에 연결된다. 일부 예들에서, 제 1 트랜지스터 Q1(502) 및 제 2 트랜지스터 Q2(504)는 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)들이다. 그러나, 다른 유형들의 트랜지스터들이 개시내용의 범위 내에 있다.
제 3 비교기(514)의 제 1 입력 단자는 제 1 노드(520)에 연결되고, 제 3 비교기(514)의 제 2 입력 단자는 제 2 노드(522)에 연결된다. 제 3 비교기(514)의 출력 단자는 제 4 노드(526)에 연결된다. 제 1 전류 미러(516)는 제 3 노드(524)에 연결되고, 제 3 노드(526)에서 제 1 정합된 전류를 싱크한다. 제 2 전류 미러(518)는 제 4 저항기 R4(512)의 제 1 단자에 연결되고, 제 2 정합된 전류를 제 4 저항기 R4(512)로 싱크한다. 제 1 전류 미러(516) 및 제 2 전류 미러 각각을 위한 제어 게이트는 제 4 노드(526)에서 제 3 비교기(514)의 출력 단자에 연결된다. 제 4 저항기 R4(512)의 제 2 단자는 접지에 연결된다.
예들에서, 제 1 노드(520)의 전압은 v1로서 표현되고, 제 2 노드(522)의 전압은 v2에 의해 표현된다. 제 3 비교기(514)는 v1을 v2와 비교하고, 비교에 기초하여, 제 1 전류 미러(516) 및 제 2 전류 미러(518)에 의해 각각 싱크되는 제 1 정합된 전류 및 제 2 정합된 전류들을 레귤레이팅한다. 예를 들어, 제 3 비교기(514)는 v1이 v2와 대략 동일하도록, 제 1 전류 미러(516) 및 제 2 전류 미러(518)에 의해 각각 싱크되는 제 1 정합된 전류 및 제 2 정합된 전류들을 레귤레이팅한다. 예들에서, 제 1 전류 미러(516)에 의해 싱크되는 제 1 정합된 전류는 제 2 전류 미러(518)에 의해 싱크되는 제 2 정합된 전류와 대략 동일하다.
예들에서, 제 1 저항기 R1(506)을 통해 흐르는 전류는 I1로서 표현되고, 제 2 저항기 R2(508)를 통해 흐르는 전류는 I2로서 표현되고, 제 4 저항기 R4(512)를 통해 흐르는 전류는 I3으로서 표현된다. 일부 예들에서, R1으로서 표현된, 제 1 저항기 R1(506)의 저항 값은 R2로서 표현된, 제 2 저항기 R2(508)의 저항 값과 대략 동일하다. 즉, R1 = R2이다. 추가적으로, v1은 v2와 대략 동일하므로, I1은 I2와 대략 동일하다. 이 때문에, BJT 수학식들을 이용하면:
여기서, VT는 온도에 선형적으로 비례하고, n은 트랜지스터들 Q1 및 Q2의 에미터 영역들의 비율이다. I3은 K 배만큼, 제 2 전류 미러(518)의 게이트에 인가된 I2에 비례적이다. VT는 온도와 선형적으로 변동되므로, IPTAT(즉, PTAT 전류)는 또한, 온도와 선형적으로 변동된다.
도 6은 일 예의 실시예들에 따라 기록 전압 회로(108)를 갖는 메모리 디바이스(600)를 예시하는 블록도이다. 도 6에서 도시된 바와 같이, 메모리 디바이스(600)는 전압원 선택 회로(302), 및 전압원 선택 회로(302)에 연결된 전압 검출 회로(304)를 포함한다. 추가적으로, 그리고 도 6에서 도시된 바와 같이, 메모리 디바이스(600)는 기준 전압 생성기 회로(402), 및 기준 전압 생성기 회로(402)에 연결된 전압 레귤레이터 회로(404)를 더 포함한다. 전압원 선택 회로(302)는 전압 레귤레이터 회로(404)에 연결된다. 또한, 전압 레귤레이터 회로(404)는 셀 어레이(102)에 연결된다.
전압 검출 회로(304)는 순시 공급 전압(또한, VDIO로서 지칭됨)을 검출하고, 검출된 순시 공급 전압을 전압원 선택 회로(302)에 제공한다. 전압원 선택 회로(302)는 검출된 순시 공급 전압에 기초하여 복수의 전압원들(306)로부터 전압원을 선택한다. 예를 들어, 전압원 선택 회로(302)는 기록 전압(즉, V0)을 제공하도록, 선택된 전압원을 선택된 비트 라인에 연결하는 스위치(310)를 포함한다. 기준 전압 생성기 회로(402)는 온도 보상된 기준 전압을 생성하고, 온도 보상된 기준 전압을 전압 레귤레이터 회로(404)에 제공한다. 전압 레귤레이터 회로(404)는 온도 보상된 기준 전압을 순시 비트 라인 전압(즉, VBL)과 비교하고, 비교에 기초하여 순시 비트 라인 전압(즉, VBL)을 조절한다. 일 예의 실시예들에서, 전압원 선택 회로(302), 전압 검출 회로(304), 및 기준 전압 생성기 회로(402)는 메모리 디바이스(600)의 다수의 셀 어레이들과 공유될 수 있다.
도 7은 일 예의 실시예들에 따라, 일 예의 메모리 디바이스(700)에서의 컴포넌트들의 배치를 예시하는 블록도이다. 도 7에서 도시된 바와 같이, 제 1 셀 어레이(102a)는 셀 영역의 제 1 섹션에서 배치된다. 제 1 섹션은 제 1 에지(702)를 따라 셀 영역의 제 3 에지(706)로부터 반대의 제 4 에지(708)로 연장된다. 제 2 셀 어레이(102b)는 셀 영역의 제 2 섹션에서 배치된다. 제 2 섹션은 제 2 에지(704)를 따라 셀 영역의 제 3 에지(706)로부터 제 4 에지(708)로 연장된다. 제 2 에지(704)는 반대의 제 1 에지(702)이다.
제 1 전압 레귤레이터 회로(404a)는 셀 영역의 제 3 섹션에서 배치된다. 제 3 섹션은 제 1 섹션에 인접한다. 제 3 섹션은 제 1 섹션을 따라 제 3 에지(706)으로부터 제 4 에지(708)로 연장된다. 제 2 전압 레귤레이터 회로(404b)는 셀 영역의 제 4 섹션에서 배치된다. 제 4 섹션은 제 2 섹션에 인접한다. 제 4 섹션은 제 2 섹션을 따라 제 3 에지(706)으로부터 제 4 에지(708)로 연장된다. LR-CP(314), 전압 제어 회로(200), 및 온도 보상 회로(210)는 셀 영역의 제 5 섹션에서 배치된다. 제 5 섹션은 제 3 섹션과 제 4 섹션 사이에 끼워지고, 에지(706)로부터 제 4 에지(708)로 연장된다.
예를 들어, LR-CP(314)는 제 5 섹션의 제 1 서브-섹션(sub-section)에서 배치된다. 전압 제어 회로(200)는 제 5 섹션의 제 2 서브-섹션에서 배치된다. 제 2 서브-섹션은 제 1 서브-섹션 바로 옆이거나 이에 근접한다. 온도 보상 회로(210)는 제 5 섹션의 제 3 서브-섹션에서 배치된다. 제 3 서브-섹션은 제 2 서브-섹션 바로 옆이거나 이에 근접한다. 제 2 서브-섹션은 제 1 서브-섹션과 제 3 서브-섹션 사이에 끼워진다. 이에 따라, 전압 제어 회로(200)는 LR-CP(314)에 바로 옆에 또는 근접하게 배치된다. 추가적으로, 온도 보상 회로(210)는 전압 제어 회로(200)에 바로 옆에 또는 이에 근접하게 배치된다. 그러나, 다른 배치들이 개시내용의 범위 내에 있다.
도 8은 일부 실시예들에 따른, 기록 전압을 메모리 디바이스에 제공하기 위한 방법(800)의 플로우차트이다. 방법(800)은 도 1a 내지 도 7 중 임의의 것을 참조하여 논의된 바와 같이, 예를 들어, 기록 전압 회로(108)에 의해 수행될 수 있다. 일부 실시예들에서, 방법(800)은 방법(800)을 수행하기 위해 프로세서에 의해 실행될 수 있는 명령들로서 비-일시적 컴퓨터 판독가능 매체 상에서 저장될 수 있다.
방법(800)의 블록(810)에서는, 순시 공급 전압이 검출된다. 예를 들어, 전압 검출 회로(304)의 저항기 래더(316)는 순시 공급 전압을 검출한다. 순시 공급 전압을 표현하는 전압 신호는 기준 노드(334)에서 제공된다.
방법(800)의 블록(820)에서, 순시 공급 전압은 기준 전압과 비교된다. 예를 들어, 전압 검출 회로의 제 1 비교기(318)는 순시 공급 전압을 기준 전압과 비교한다. 순시 공급 전압은 제 1 비교기(318)의 제 1 입력 단자(320)에서 제공되고, 기준 전압은 제 1 비교기(318)의 제 2 입력 단자(322)에서 제공된다.
방법(800)의 블록(830)에서, 복수의 전압원들로부터의 전압원은 순시 공급 전압을 기준 전압과 비교하는 것에 기초하여 선택된다. 예를 들어, 제 1 비교기(318)는 비교 결과들을 갖는 출력 신호를 출력 단자(324)에서 제공한다. 출력 신호는 예를 들어, 순시 공급 전압이 기준 전압보다 더 작은지, 기준 전압과 동일한지, 또는 기준 전압보다 더 큰지 여부를 표시할 수 있다. 비교 결과들을 갖는 출력 신호는 전압원 선택 회로(302)의 스위치(310)에 제공된다. 스위치(310)는 그 다음으로, 비교 결과들에 기초하여 복수의 전압원들(306) 중 하나를 선택한다. 예를 들어, 스위치(310)는 순시 공급 전압이 기준 전압 이상일 때 제 1 전압원(306a)을 선택한다. 다른 예들에서, 스위치(310)는 순시 공급 전압이 기준 전압 미만일 때 제 2 전압원(306b)을 선택한다.
방법(800)의 블록(840)에서, 선택된 전압원은 기록 전압을 선택된 비트 라인에 제공하도록 셀 어레이의 선택된 비트 라인에 연결된다. 예를 들어, 전압원 선택 회로(302)의 스위치(310)는 기록 전압을 선택된 비트 라인에 제공하기 위하여, 선택된 전압원을 스위치 입력 단자(310) 및 스위치 입력 단자(312)를 통해 셀 어레이의 선택된 비트 라인에 연결한다.
방법(800)의 블록(850)에서는, 온도 조절된 기준 전압이 생성된다. 예를 들어, 기준 전압 생성기 회로(402)는 온도 조절된 기준 전압을 생성한다. 일 예의 실시예들에서, 온도 조절된 기준 전압은 제 1 전류원(406)(즉, PTAT 전류원) 및 제 2 전류원(408)(즉, ZTC 전류원)을 이용하여 생성된다. 온도 조절된 기준 전압은 기준 전압 생성기 회로(402)의 출력 단자(414)에서 제공된다.
방법(800)의 블록(860)에서는, 순시 기록 전압이 검출된다. 방법(800)의 블록(840)에서, 순시 기록 전압은 온도 조절된 기준 전압과 비교된다. 일 예의 실시예들에서, 전압 레귤레이터 회로(404)의 제 2 비교기(416)는 순시 기록 전압을 온도 조절된 기준 전압과 비교한다. 온도 조절된 기준 전압은 제 2 비교기(416)의 제 1 입력 단자(420)에서 제공되고, 순시 기록 전압은 제 2 비교기(416)의 제 2 입력 단자(422)에서 제공된다.
방법(800)의 블록(870)에서, 순시 기록 전압은 순시 기록 전압을 온도 조절된 기준 전압과 비교하는 것에 기초하여 레귤레이팅된다. 예를 들어, 제 2 비교기(416)는 비교 결과들을 갖는 출력 신호를 출력 단자(424)에서 제공한다. 출력 신호는 예를 들어, 순시 기록 전압이 온도 조절된 기준 전압보다 더 작은지, 온도 조절된 기준 전압과 동일한지, 또는 온도 조절된 기준 전압보다 더 큰지 여부를 표시할 수 있다. 비교 결과들을 갖는 출력 신호는 제 3 전류원(418)의 게이트에 제공된다. 제 3 전류원(418)은 그 다음으로, 선택된 비트 라인으로 싱크되는 소스 전류 Is를 증가시키거나 감소시킨다. 예를 들어, 제 3 전류원(418)은 순시 기록 전압이 온도 조절된 기준 전압 이상일 때 선택된 비트 라인으로 싱크되는 소스 전류 Is를 감소시킨다. 다른 예들에서, 제 3 전류원(418)은 순시 기록 전압이 온도 조절된 기준 전압 미만일 때 선택된 비트 라인으로 싱크되는 소스 전류 Is를 증가시킨다.
개시된 실시예들은 이에 따라, 복수의 행들 및 복수의 열들을 포함하는 행렬로 배열된 복수의 셀들; 복수의 비트 라인들 - 복수의 비트 라인들 각각은 복수의 열들 중 일 열에 배열된 복수의 셀들 중 제 1 복수의 셀들에 연결됨 - ; 복수의 비트 라인들 중 선택된 비트 라인에 연결가능한 전압 제어 회로 - 전압 제어 회로는: 전압 검출 회로 - 전압 검출 회로는 순시 공급 전압을 검출함 - ; 및 전압 검출 회로에 연결된 전압원 선택 회로 - 전압원 선택 회로는 검출된 순시 공급 전압에 기초하여 복수의 전압원들로부터 전압원을 선택하고, 전압원 선택 회로는 기록 전압을 제공하도록, 선택된 전압원을 선택된 비트 라인에 연결하는 스위치를 포함함 - 를 포함함 - 를 포함하는 메모리 디바이스를 제공한다.
다른 개시된 예들에 따르면, 메모리 디바이스는 복수의 셀들을 포함하는 셀 어레이; 복수의 비트 라인들 - 복수의 비트 라인들 각각은 셀 어레이의 열에 배열된 복수의 셀들 중 제 1 복수의 셀들에 연결됨 - ; 복수의 비트 라인들 중 선택된 비트 라인에 연결가능한 전압 제어 회로 - 전압 제어 회로는 기록 동작을 위해 기록 전압을 복수의 비트 라인들 중 선택된 비트 라인에 제공함 - ; 및 선택된 비트 라인에 연결가능한 온도 보상 회로 - 온도 보상 회로는: 기준 전압 생성기 회로 - 기준 전압 생성기 회로는 온도 조절된 기준 전압을 생성함 -, 및 기준 전압 생성기 회로에 연결된 전압 레귤레이터 회로 - 전압 레귤레이터 회로는 순시 기록 전압을 온도 조절된 기준 전압과 비교하고, 비교에 기초하여 순시 기록 전압을 레귤레이팅함 - 를 포함함 - 를 포함한다.
또 추가의 개시된 예들에 따르면, 기록 전압을 제공하는 방법은 순시 공급 전압을 검출하는 단계; 순시 공급 전압을 기준 전압과 비교하는 단계; 순시 공급 전압을 기준 전압과 비교하는 것에 기초하여 복수의 전압원들로부터 전압원을 선택하는 단계; 및 기록 전압을 선택된 비트 라인에 제공하도록, 선택된 전압원을 셀 어레이의 선택된 비트 라인에 연결하는 단계를 포함한다. 일 예의 실시예들에서, 방법은 온도 조절된 기준 전압을 생성하는 단계; 순시 기록 전압을 검출하는 단계; 순시 기록 전압을 온도 조절된 기준 전압과 비교하는 단계; 및 순시 기록 전압을 온도 조절된 기준 전압과 비교하는 것에 기초하여 순시 기록 전압을 레귤레이팅하는 단계를 더 포함한다.
이 개시내용은 당해 분야에서의 당업자들이 본 개시내용의 양태들을 더 양호하게 이해할 수 있도록 다양한 실시예들의 개요를 기술한다. 당해 분야에서의 당업자들은 본원에서 도입된 실시예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 당해 분야에서의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 메모리 디바이스에 있어서,
복수의 행(row)들 및 복수의 열(column)들을 포함하는 행렬(matrix)로 배열된 복수의 셀들;
복수의 비트 라인들 - 상기 복수의 비트 라인들 각각은 상기 복수의 열들 중 일 열에 배열된 상기 복수의 셀들 중 제 1 복수의 셀들에 연결됨 - ;
상기 복수의 비트 라인들 중 선택된 비트 라인에 연결가능한 전압 제어 회로로서, 상기 전압 제어 회로는,
전압 검출 회로 - 상기 전압 검출 회로는 순시 공급 전압(instantaneous supply voltage)을 검출함 - ; 및
상기 전압 검출 회로에 연결된 전압원 선택 회로 - 상기 전압원 선택 회로는 상기 검출된 순시 공급 전압에 기초하여 복수의 전압원들로부터 전압원을 선택하고, 상기 전압원 선택 회로는 기록 전압(write voltage)을 제공하도록 상기 선택된 전압원을 상기 선택된 비트 라인에 연결하는 스위치를 포함함 - 를 포함하는 것인, 상기 전압 제어 회로
를 포함하는, 메모리 디바이스.
실시예 2. 실시예 1에 있어서, 상기 전압 검출 회로는 공급 전압 노드에 연결된 저항기 래더(resistor ladder) 및 상기 저항기 래더에 연결된 비교기를 포함하고, 상기 저항기 래더는 상기 순시 공급 전압을 검출하며, 상기 비교기는 상기 검출된 순시 공급 전압을 기준 전압(reference voltage)과 비교하는 것인, 메모리 디바이스.
실시예 3. 실시예 2에 있어서, 상기 비교기의 출력 단자는 상기 스위치에 연결되고, 상기 스위치는 상기 비교기의 출력에 기초하여 상기 복수의 전압원들로부터 상기 전압원을 선택하는 것인, 메모리 디바이스.
실시예 4. 실시예 3에 있어서, 상기 스위치는, 상기 순시 공급 전압이 상기 기준 전압 미만일 때 상기 복수의 전압원들 중 제 1 전압원을 선택하고, 상기 스위치는, 상기 순시 공급 전압이 상기 기준 전압 초과일 때 상기 복수의 전압원들 중 제 2 전압원을 선택하는 것인, 메모리 디바이스.
실시예 5. 실시예 2에 있어서, 상기 전압 제어 회로는 타이머를 더 포함하고, 상기 타이머는 시간 주기(time period)를 추적하고, 상기 시간 주기의 만료 후에, 비교기 인에이블 신호를 생성하며, 상기 비교기 인에이블 신호는 상기 검출된 순시 공급 전압을 상기 기준 전압과 비교하도록 상기 비교기를 트리거하는 것인, 메모리 디바이스.
실시예 6. 실시예 5에 있어서, 상기 전압 제어 회로는 래치 회로(latch circuit)를 더 포함하고, 상기 래치 회로는 상기 비교기의 비교 출력을 래칭하는 것인, 메모리 디바이스.
실시예 7. 실시예 6에 있어서, 상기 래치 회로는 클록 신호에 의해 트리거되고, 상기 클록 신호는 상기 타이머에 의해 생성되는 것인, 메모리 디바이스.
실시예 8. 실시예 6에 있어서, 상기 전압 검출 회로는 상기 비교 출력의 래칭 후에 스위치 오프되는 것인, 메모리 디바이스.
실시예 9. 실시예 2에 있어서, 상기 저항기 래더는 제 1 저항기 및 제 2 저항기를 포함하고, 상기 제 1 저항기의 제 1 단자는 제 1 전압원에 연결되고, 상기 제 1 저항기의 제 2 단자는 출력 노드에 연결되고, 상기 제 2 저항기의 제 1 단자는 상기 출력 노드에 연결되고, 상기 제 2 저항기의 제 2 단자는 접지에 연결되며, 상기 출력 노드는 상기 순시 공급 전압을 제공하는 것인, 메모리 디바이스.
실시예 10. 실시예 9에 있어서, 상기 비교기의 제 1 입력 단자는 상기 출력 노드에 연결되고, 상기 비교기의 제 2 입력 단자는 기준 전압 노드에 연결되는 것인, 메모리 디바이스.
실시예 11. 실시예 1에 있어서, 상기 선택된 비트 라인에 연결가능한 온도 보상 회로 - 상기 온도 보상 회로는 상기 메모리 디바이스의 온도에서의 변동에 대해 상기 기록 전압을 보상함 - 를 더 포함하는, 메모리 디바이스.
실시예 12. 메모리 디바이스에 있어서,
복수의 셀들을 포함하는 셀 어레이;
복수의 비트 라인들 - 상기 복수의 비트 라인들 각각은 상기 셀 에러이의 일 열에 배열된 상기 복수의 셀들 중 제 1 복수의 셀들에 연결됨 - ;
상기 복수의 비트 라인들 중 선택된 비트 라인에 연결가능한 전압 제어 회로 - 상기 전압 제어 회로는 기록 동작을 위해 기록 전압을 상기 복수의 비트 라인들 중 선택된 비트 라인에 제공함 - ; 및
상기 선택된 비트 라인에 연결가능한 온도 보상 회로로서, 상기 온도 보상 회로는,
기준 전압 생성기 회로 - 상기 기준 전압 생성기 회로는 온도 조절된 기준 전압을 생성함, 및
상기 기준 전압 생성기 회로에 연결된 전압 레귤레이터 회로 - 상기 전압 레귤레이터 회로는 순시 기록 전압을 상기 온도 조절된 기준 전압과 비교하고, 상기 비교에 기초하여 상기 순시 기록 전압을 레귤레이팅함 - 를 포함하는 것인, 상기 온도 보상 회로
를 포함하는, 메모리 디바이스.
실시예 13. 실시예 12에 있어서, 상기 기준 전압 생성기 회로는,
제 1 전류원;
기준 노드에서 상기 제 1 전류원에 병렬로 연결된 제 2 전류원; 및
상기 기준 노드와 접지 사이에서 연결된 가변 저항기 - 상기 기준 노드는 상기 온도 조절된 기준 전압을 제공함 - 를 포함하는 것인, 메모리 디바이스.
실시예 14. 실시예 13에 있어서, 상기 제 1 전류원은 절대 온도 비례(Proportional to Absolute Temperature; PTAT) 전류원이고, 상기 제 2 전류원은 제로 온도 계수(Zero Temperature Coefficient; ZTC) 전류원인 것인, 메모리 디바이스.
실시예 15. 실시예 12에 있어서, 상기 전압 레귤레이터 회로는 증폭기 및 제 3 전류원을 포함하고, 상기 증폭기는 제 1 입력 단자, 제 2 입력 단자, 및 출력 단자를 포함하고, 상기 증폭기의 제 1 입력 단자는 기준 전압 노드에 연결되고, 상기 증폭기의 제 2 입력 단자는 상기 선택된 비트 라인에 연결되며, 상기 증폭기의 출력 단자는 상기 제 3 전류원에 연결되는 것인, 메모리 디바이스.
실시예 16. 실시예 15에 있어서, 상기 증폭기는 상기 순시 기록 전압을 온도 보상된 기준 전압과 비교하는 것에 기초하여, 상기 선택된 비트 라인으로 상기 제 3 전류원에 의해 싱크된 전류의 양을 레귤레이팅하는 것인, 메모리 디바이스.
실시예 17. 실시예 12에 있어서, 상기 기준 전압 생성기와 상기 전압 레귤레이터 회로 사이에서 연결된 단일이득 버퍼(unigain buffer)를 더 포함하는, 메모리 디바이스.
실시예 18. 실시예 12에 있어서, 상기 전압 레귤레이터 회로는 낮은 드롭아웃(low dropout; LDO) 회로를 포함하는 것인, 메모리 디바이스.
실시예 19. 기록 전압을 제공하는 방법에 있어서,
순시 공급 전압을 검출하는 단계;
상기 순시 공급 전압을 기준 전압과 비교하는 단계;
상기 기준 전압과의 상기 순시 공급 전압의 비교에 기초하여 복수의 전압원들로부터 전압원을 선택하는 단계; 및
기록 전압을 선택된 비트 라인에 제공하도록 상기 선택된 전압원을 셀 어레이의 상기 선택된 비트 라인에 연결하는 단계
를 포함하는, 기록 전압을 제공하는 방법.
실시예 20. 실시예 19에 있어서,
온도 조절된 기준 전압을 생성하는 단계;
순시 기록 전압을 검출하는 단계;
상기 순시 기록 전압을 상기 온도 조절된 기준 전압과 비교하는 단계; 및
상기 순시 기록 전압을 상기 온도 조절된 기준 전압과 비교하는 것에 기초하여 상기 순시 기록 전압을 레귤레이팅하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    복수의 행(row)들 및 복수의 열(column)들을 포함하는 행렬(matrix)로 배열된 복수의 셀들;
    복수의 비트 라인들 - 상기 복수의 비트 라인들 각각은 상기 복수의 열들 중 일 열에 배열된 상기 복수의 셀들 중 제1 복수의 셀들에 연결됨 -;
    상기 복수의 비트 라인들 중 선택된 비트 라인에 연결가능한 전압 제어 회로로서, 상기 전압 제어 회로는,
    전압 검출 회로 - 상기 전압 검출 회로는 순시 공급 전압(instantaneous supply voltage)을 검출함 -;
    상기 전압 검출 회로에 연결된 전압원 선택 회로 - 상기 전압원 선택 회로는 상기 검출된 순시 공급 전압에 기초하여 복수의 전압원들로부터 전압원을 선택하고, 상기 전압원 선택 회로는 기록 전압(write voltage)을 제공하도록 상기 선택된 전압원을 상기 선택된 비트 라인에 연결하는 스위치를 포함함 - 를 포함하는 것인, 상기 전압 제어 회로; 및
    상기 선택된 비트 라인에 연결가능한 온도 보상 회로 - 상기 온도 보상 회로는 절대 온도 비례(PTAT) 전류원 및 제로 온도 계수(ZTC) 전류원을 이용하여 상기 메모리 디바이스의 온도에서의 변동에 대해 상기 기록 전압을 보상함 -
    를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 전압 검출 회로는 공급 전압 노드에 연결된 저항기 래더(resistor ladder) 및 상기 저항기 래더에 연결된 비교기를 포함하고, 상기 저항기 래더는 상기 순시 공급 전압을 검출하며, 상기 비교기는 상기 검출된 순시 공급 전압을 기준 전압(reference voltage)과 비교하는 것인, 메모리 디바이스.
  3. 제2항에 있어서,
    상기 비교기의 출력 단자는 상기 스위치에 연결되고, 상기 스위치는 상기 비교기의 출력에 기초하여 상기 복수의 전압원들로부터 상기 전압원을 선택하는 것인, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 스위치는 상기 순시 공급 전압이 기준 전압 미만일 때 상기 복수의 전압원들 중 제1 전압원을 선택하고, 상기 스위치는 상기 순시 공급 전압이 상기 기준 전압 초과일 때 상기 복수의 전압원들 중 공급 전압 레벨을 공급하는 제2 전압원을 선택하는 것인, 메모리 디바이스.
  5. 제2항에 있어서,
    상기 전압 제어 회로는 타이머를 더 포함하고, 상기 타이머는 시간 주기(time period)를 추적하고, 상기 시간 주기의 만료 후에, 비교기 인에이블 신호를 생성하며, 상기 비교기 인에이블 신호는 상기 검출된 순시 공급 전압을 상기 기준 전압과 비교하도록 상기 비교기를 트리거하는 것인, 메모리 디바이스.
  6. 제5항에 있어서,
    상기 전압 제어 회로는 래치 회로(latch circuit)를 더 포함하고, 상기 래치 회로는 상기 비교기의 비교 출력을 래칭하는 것인, 메모리 디바이스.
  7. 제2항에 있어서,
    상기 저항기 래더는 제1 저항기 및 제2 저항기를 포함하고, 상기 제1 저항기의 제1 단자는 제1 전압원에 연결되고, 상기 제1 저항기의 제2 단자는 출력 노드에 연결되고, 상기 제2 저항기의 제1 단자는 상기 출력 노드에 연결되고, 상기 제2 저항기의 제2 단자는 접지에 연결되며, 상기 출력 노드는 상기 순시 공급 전압을 제공하는 것인, 메모리 디바이스.
  8. 제7항에 있어서,
    상기 비교기의 제1 입력 단자는 상기 출력 노드에 연결되고, 상기 비교기의 제2 입력 단자는 기준 전압 노드에 연결되는 것인, 메모리 디바이스.
  9. 메모리 디바이스에 있어서,
    복수의 셀들을 포함하는 셀 어레이;
    복수의 비트 라인들 - 상기 복수의 비트 라인들 각각은 상기 셀 어레이의 일 열에 배열된 상기 복수의 셀들 중 제1 복수의 셀들에 연결됨 -;
    상기 복수의 비트 라인들 중 선택된 비트 라인에 연결가능한 전압 제어 회로 - 상기 전압 제어 회로는 상기 메모리 디바이스의 기록 동작을 위한 순시 공급 전압을 검출하고, 상기 검출된 순시 공급 전압에 기초하여 선택된 전압원의 기록 전압을 상기 기록 동작을 위해 상기 복수의 비트 라인들 중 선택된 비트 라인에 제공함 -; 및
    상기 선택된 비트 라인에 연결가능한 온도 보상 회로로서, 상기 온도 보상 회로는,
    절대 온도 비례(PTAT) 전류원, 기준 노드에서 상기 PTAT 전류원과 병렬로 연결된 제로 온도 계수(ZTC) 전류원, 및 상기 기준 노드와 접지 사이에 연결된 가변 저항기를 포함하는 기준 전압 생성기 회로 - 상기 기준 노드는 온도 조절된 기준 전압을 제공함 -, 및
    상기 기준 전압 생성기 회로에 연결된 전압 레귤레이터 회로 - 상기 전압 레귤레이터 회로는 순시 기록 전압을 상기 온도 조절된 기준 전압과 비교하고, 상기 비교에 기초하여 상기 순시 기록 전압을 레귤레이팅함 - 를 포함하는 것인, 상기 온도 보상 회로
    를 포함하는, 메모리 디바이스.
  10. 기록 전압을 제공하는 방법에 있어서,
    순시 공급 전압을 검출하는 단계;
    상기 순시 공급 전압을 기준 전압과 비교하는 단계;
    상기 기준 전압과의 상기 순시 공급 전압의 비교에 기초하여 복수의 전압원들로부터 전압원을 선택하는 단계;
    기록 전압을 선택된 비트 라인에 제공하도록 상기 선택된 전압원을 셀 어레이의 상기 선택된 비트 라인에 연결하는 단계;
    절대 온도 비례(PTAT) 전류원 및 제로 온도 계수(ZTC) 전류원을 이용하여 온도 조절된 기준 전압을 생성하는 단계;
    순시 기록 전압을 검출하는 단계;
    상기 순시 기록 전압을 상기 온도 조절된 기준 전압과 비교하는 단계; 및
    상기 순시 기록 전압을 상기 온도 조절된 기준 전압과 비교하는 것에 기초하여 상기 순시 기록 전압을 레귤레이팅하는 단계
    를 포함하는, 기록 전압을 제공하는 방법.
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