KR20120112062A - 반도체 메모리 장치 - Google Patents

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KR20120112062A
KR20120112062A KR1020120029435A KR20120029435A KR20120112062A KR 20120112062 A KR20120112062 A KR 20120112062A KR 1020120029435 A KR1020120029435 A KR 1020120029435A KR 20120029435 A KR20120029435 A KR 20120029435A KR 20120112062 A KR20120112062 A KR 20120112062A
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송택상
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Abstract

반도체 메모리 장치는, 저항성 메모리 셀과, 저항성 메모리 셀에 공급된 센싱전류에 의해서 형성된 출력전압을, 기준전압을 기준으로 하여 감지하고, 그 감지결과에 대응하는 값을 갖는 출력 데이터를 출력하는 데이터 감지부와, 제1 및 제2 저항값을 각각 갖는 제1 및 제2 저항소자를 구비한 더미 메모리 셀을 구비하며, 더미 메모리 셀에 공급된 센싱전류에 의해서 형성된 전압을 기준전압으로서 출력하는 기준전압 생성부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 메모리 셀에 저장된 데이터를 신뢰성 있게 감지하는 기술에 관한 것이다.
상변화 메모리(Phase Change Radom Access Memory, PCRAM) 장치는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 정보를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용한 비휘발성 메모리 장치(Non-Volatile Memory Device)이다.
상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystal State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루룸(Tellurium, Te)을 이용한 Ge2Sb2Te5(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.
상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여 상변화 물질(GST)의 결정 상태(Crystal State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 결정 상태(Crystal State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 높은 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystal State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 정보를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 정보를 판별하게 된다.
도 1은 일반적인 상변화 메모리 장치의 구성도이다.
도 1을 참조하면, 상변화 메모리 장치는, 데이터 감지부(11,13)와, 메모리 셀(12)로 구성된다.
메모리 셀(12)은 상변화 물질로 구성된 상변화 소자(R_GST)와 셀 다이오드(D1)로 구성된다.
데이터 감지부(11,13)는 센싱전류 공급부(11)와, 비교부(13)로 구성된다. 여기에서 센싱전류 공급부(11)와 메모리 셀(12) 사이에는 NMOS 트랜지스터(MN0)가 삽입되어 있다. NMOS 트랜지스터(MN0)는 선택신호(V_CLP)의 전압레벨에 따라 메모리 셀(12)에 공급되는 전류 및 전압을 클램핑 하는 역할을 수행한다. 여기에서 선택신호(V_CLP)는 특정 전압레벨을 유지하고 있다고 가정한다.
센싱전류 공급부(11)에서 공급되는 센싱전류(I_SENSE)가 메모리 셀(12)에 공급되면, 상변화 소자(R_GST)의 저항값 크기에 따라 출력전압(V_SAI)의 레벨이 결정된다. 즉, 상변화 소자(R_GST)의 저항값이 클수록 출력전압(V_SAI)의 전압레벨도 상승하며, 상변화 소자(R_GST)의 저항값이 작을수록 출력전압(V_SAI)의 전압레벨도 하강한다.
비교부(13)는 기준전압(VREF)을 기준으로 하여 출력전압(V_SAI)의 전압레벨을 감지하고, 그 감지결과에 따라 출력 데이터(VOUT)의 데이터 값을 결정한다. 즉, 출력전압(V_SAI)의 전압레벨이 기준전압(VREF) 보다 높은지 또는 낮은지에 따라 출력 데이터(VOUT)의 값이 결정된다.
도 2는 도 1의 상변화 메모리 장치에 포함된 저항성 메모리 셀의 PVT(Process Voltage Temperature) 변동에 따른 저항값 변화를 나타낸 도면이다.
도 2를 참조하면, PVT(Process Voltage Temperature) 변동이 없는 정상적인 제1 경우(21)와, 센싱전류(I_SENSE)의 변동과, 셀 다이오드(D1) 및 NMOS 트랜지스터(MN0)의 임계전압(Threshold Voltage, Vth)의 변동에 따른 출력전압(V_SAI)의 변화를 나타낸 제2 경우(22)와, 온도변동에 따른 메모리 셀의 저항값 변화를 나타낸 제3 경우(23)가 도시되어 있다.
우선, 제1 경우(21)는, 상변화 소자(R_GST)의 저항값이 큰 경우(R_RESET) 즉 리셋 상태(Reset State)의 저항값 분포와, 작은 경우(R_SET) 즉 셋 상태(Set State)의 저항값 분포가 명확하게 구분되어 있으며, 기준전압(VREF)의 레벨이 고정되어 있더라도 출력전압(V_SAI)을 감지하는데 아무런 문제가 발생하지 않는다.
다음으로, 제2 경우(22)는, 출력전압(V_SAI)의 레벨이 셀 다이오드(D1) 및 NMOS 트랜지스터(MN0)의 임계전압(Threshold Voltage, Vth)의 변동 등에 의해서 상승하게 되는데, 이때 셋 상태(Set State)로 감지되어야 되는 데이터 값이 리셋 상태(Reset State)로 감지되는 경우가 발생할 수 있다. 즉, 출력전압(V_SAI)의 전압레벨이 정상적인 경우보다 높게 형성되는데도 불구하고, 기준전압(VREF)의 전압레벨은 고정되어 있으므로, 셋 상태(Set State)와 리셋 상태(Reset State)를 구분하는 마진이 감소된다. 이와는 반대로 출력전압(V_SAI)의 전압레벨이 정상적인 경우보다 낮게 형성되는 경우에도, 기준전압(VREF)의 전압레벨은 고정되어 있으므로, 셋 상태(Set State)와 리셋 상태(Reset State)를 구분하는 마진이 감소된다.
다음으로, 제3 경우(23)는, 온도가 증가함에 따라 상변화 소자(R_GST)의 저항값이 점점 작아지는 경우를 도시하였다. 특히, 리셋 상태(Reset State)의 저항값 분포가 셋 상태(Set State)의 저항값 분포 쪽으로 많이 이동하게 되어, 셋 상태(Set State)와 리셋 상태(Reset State) 사이의 저항값 마진이 감소하게 된다. 이때 기준전압(VREF)의 전압레벨은 고정되어 있으므로, 리셋 상태(Reset State)로 감지되어야 되는 데이터 값이 셋 상태(Set State)로 감지되는 경우가 발생할 수 있다.
본 발명은 PVT(Process Voltage Temperature) 변동이 발생하더라도 데이터를 신뢰성 있게 감지할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따르면, 저항성 메모리 셀; 상기 저항성 메모리 셀에 공급된 센싱전류에 의해서 형성된 출력전압을, 기준전압을 기준으로 하여 감지하고, 그 감지결과에 대응하는 값을 갖는 출력 데이터를 출력하는 데이터 감지부; 및 제1 및 제2 저항값을 각각 갖는 제1 및 제2 저항소자를 구비한 더미 메모리 셀을 구비하며, 상기 더미 메모리 셀에 공급된 상기 센싱전류에 의해서 형성된 전압을 상기 기준전압으로서 출력하는 기준전압 생성부;를 포함하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 저항성 메모리 셀; 선택신호의 전압레벨에 따라 상기 저항성 메모리 셀의 전류량을 조절하는 제1 데이터 전달부; 상기 제1 데이터 전달부를 통해서 상기 저항성 메모리 셀에 공급된 센싱전류에 의해 형성된 출력전압을, 기준전압을 기준으로 하여 감지하고, 그 감지결과에 대응하는 값을 갖는 출력 데이터를 출력하는 데이터 감지부; 서로 병렬로 연결되며 제1 및 제2 저항값을 각각 갖는 제1 및 제2 저항소자를 구비한 더미 메모리 셀; 및 상기 선택신호의 전압레벨에 따라 상기 더미 메모리 셀의 전류량을 조절하며, 상기 더미 메모리 셀에 공급된 상기 센싱 전류에 의해서 형성된 전압을 상기 기준전압으로서 출력하는 제2 데이터 전달부;를 포함하며, 상기 기준전압은, 상기 센싱전류에 의해서 상기 제1 저항소자가 형성하는 제1 전압레벨과 상기 센싱전류에 의해서 상기 제2 저항소자가 형성하는 제2 전압레벨의 중간레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 저장된 데이터 값에 따라 제1 저항값 또는 제2 저항값을 갖는 저항성 메모리 셀; 서로 병렬로 연결되며, 상기 제1 저항값을 갖는 제1 저항소자 및 상기 제2 저항값을 갖는 제2 저항소자를 포함하는 더미 메모리 셀; 상기 더미 메모리 셀에 공급된 센싱전류에 의해서 형성된 기준전압을 기준으로 하여, 상기 저항성 메모리 셀에 공급된 상기 센싱전류에 의해서 형성된 출력전압을 감지하고, 그 감지결과에 따라 출력 데이터의 값을 결정하는 데이터 감지부;를 포함하며, 상기 기준전압의 전압레벨은, 상기 센싱전류에 의해서 상기 제1 저항소자가 형성하는 제1 전압레벨과, 상기 센싱전류에 의해서 상기 제2 저항소자가 형성하는 제2 전압레벨의 중간레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
도 1은 일반적인 상변화 메모리 장치의 구성도이다.
도 2는 도 1의 상변화 메모리 장치에 포함된 저항성 메모리 셀의 PVT(Process Voltage Temperature) 변동에 따른 저항값 변화를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 도 3의 반도체 메모리 장치에 포함된 저항성 메모리 셀의 PVT(Process Voltage Temperature) 변동에 따른 저항값 변화를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 반도체 메모리 장치는 저항성 메모리 셀(35)과, 제1 데이터 전달부(33), 제2 데이터 전달부(34)와, 데이터 감지부(31,37)와, 기준전압 생성부(32,36)를 포함한다. 본 실시예에서 데이터 감지부(31,37)는 제1 센싱전류 공급부(31)와, 비교부(37)로 구성된다. 또한, 기준전압 생성부(32,36)는 제2 센싱전류 공급부(32)와, 더미 메모리 셀(36)로 구성된다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
저항성 메모리 셀(35)은 상변화 물질로 형성되는 저항소자(R_GST)와, 셀 다이오드(D1)로 구성된다. 참고적으로 본 실시예에서는 상변화 물질의 저항소자(R_GST)를 예시하였으나, 실시예에 따라 다른 물질로 구성되는 저항소자를 이용할 수도 있다. 셀 다이오드(D1)의 캐소드(Cathode)는 데이터 감지동작시에 접지전압(VSS)이 인가되어 전류경로를 형성한다. 일반적으로 셀 다이오드(D1)의 캐소드(Cathode)에는 워드라인(미도시됨)이 전기적으로 연결된다.
데이터 감지부(31,37)는 저항성 메모리 셀(35)에 공급된 센싱전류(I_SENSE)에 의해서 형성된 출력전압(V_SAI)을, 기준전압(VREF)을 기준으로 하여 감지하고, 그 감지결과에 대응하는 값을 갖는 출력 데이터(VOUT)를 출력한다. 본 실시예에서 데이터 감지부(31,37)는, 제1 센싱전류(I_SENSE)를 저항성 메모리 셀(35)에 공급하는 제1 센싱전류 공급부(31)와, 저항성 메모리 셀(35)에 공급된 제1 센싱전류(I_SENSE)에 의해서 형성된 출력전압(V_SAI)과 기준전압(VREF)을 비교하여 그 비교결과에 따라 출력 데이터(VOUT)의 값을 결정하는 비교부(37)로 구성된다.
제1 데이터 전달부(33)는 제1 센싱전류 공급부(31)와 저항성 메모리 셀(35) 사이에 삽입되며 선택신호(V_CLP)의 전압레벨에 따라 저항성 메모리 셀(35)의 전류량을 조절한다. 본 실시예에서 제1 데이터 전달부(33)는, 선택신호(V_CLP)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다. NMOS 트랜지스터(MN1)는 전압 및 전류 클램핑 동작을 수행한다.
기준전압 생성부(32,36)는 더미 메모리 셀(36)과, 제1 센싱전류(I_SENSE)와 동일한 크기를 갖는 제2 센싱전류(I_SENSE)를 더미 메모리 셀(36)에 공급하는 제2 센싱전류 공급부(32)로 구성된다. 본 실시예에서 제1 센싱전류 및 제2 센싱전류의 크기는 동일하므로, 이하, 센싱전류(I_SENSE)라고 통칭하기로 한다. 기준전압 생성부(32,36)는 더미 메모리 셀(36)에 공급된 센싱전류(I_SENSE)에 의해서 형성된 전압을 기준전압(VREF)으로서 출력한다.
더미 메모리 셀(36)은 제 1 저항 쌍(38)과 제 2 저항 쌍(39) 및 셀 다이오드(D2)를 포함한다. 이때 제 1 저항 쌍(38)과 제 2 저항 쌍(39)은 병렬 연결된다.
제 1 저항 쌍(38)과 제 2 저항 쌍(39)은 각각 제1 저항값을 갖는 제1 저항소자(R_SET)와, 제1 저항값보다 더 큰 제2 저항값을 갖는 제2 저항소자(R_RESET)가 직렬 연결되어 구성된다. 제 1 저항 쌍(38)과 제 2 저항 쌍(39)의 저항 값은 동일하다. 제1 저항소자(R_SET) 및 제2 저항소자(R_RESET)는 저항성 메모리 셀(35)에 포함된 저항소자(R_GST), 즉 상변화 소자의 셋 상태와 리셋 상태를 각각 모델링 함으로써 상변화 소자와 동일한 특성을 가지도록 설계된다.
한편, 저항성 메모리 셀(35)에 포함된 저항소자(R_GST)는, 자신에 저장된 데이터 값에 따라 제1 저항값 또는 제2 저항값을 가진다. 즉, 저항소자(R_GST)는 셋 상태(Set State)에서 제1 저항값을 가지고, 리셋 상태(Reset State)에서 제2 저항값을 가진다.
제2 데이터 전달부(34)는 제2 센싱전류 공급부(32)와 더미 메모리 셀(36) 사이에 삽입되며, 선택신호(V_CLP)의 전압레벨에 따라 더미 메모리 셀(36)의 전류량을 조절한다. 또한, 제2 데이터 전달부(34)는 더미 메모리 셀(36)에 공급된 센싱전류(I_SENSE)에 의해서 형성된 전압을 기준전압(VREF)으로서 출력한다. 본 실시예에서 제2 데이터 전달부(34)는, 선택신호(V_CLP)의 제어를 받는 NMOS 트랜지스터(MN2)로 구성된다. NMOS 트랜지스터(MN2)는 전압 및 전류 클램핑 동작을 수행한다.
본 실시예에서 기준전압(VREF)의 전압레벨은, 센싱전류(I_SENSE)에 의해서 저항 Rgst의 셋 상태에서 형성된 제1 전압레벨과, 센싱전류(I_SENSE)에 의해서 저항 Rgst의 리셋 상태에서 형성되는 제2 전압레벨의 중간레벨을 갖는다.
PVT(Process Voltage Temperature) 변동이 발생할 경우, 저항성 메모리 셀(35)에 포함된 저항소자(R_GST)의 저항값이 의도하지 않게 변경될 수 있는데, 제1 저항소자(R_SET), 제2 저항소자(R_RESET), 저항소자(R_GST)는 모두 동일한 특성을 가지도록 설계되므로, 저항값 변화량은 모두 동일하다. 또한, 셀 다이오드(D1,D2) 및 NMOS 트랜지스터(MN1,MN2)의 임계전압(Threshold Voltage, Vth)의 변동에 발생하였을 때, 제1 저항소자(R_SET), 제2 저항소자(R_RESET) 및 저항소자(R_GST)가 형성하는 전압 변화량은 동일 소자로 구성되었으므로 모두 동일하다. 참고적으로, 제1 저항소자(R_SET), 제2 저항소자(R_RESET) 및 저항소자(R_GST) 사이의 전압 변화량 및 저항값 변화량이 동일하다는 것은, 저항소자(R_GST)와 같은 저항상태를 갖는 제1 저항소자(R_SET) 또는 제2 저항소자(R_RESET)에 국한될 수 있다. 저항성 메모리 셀(35)의 저항소자(R_GST)와 다른 저항상태를 갖는 더미 메모리 셀(36)의 저항소자는 다소 다른 변화량을 가질 수도 있다.
도 4는 도 3의 반도체 메모리 장치에 포함된 저항성 메모리 셀의 PVT(Process Voltage Temperature) 변동에 따른 저항값 변화를 나타낸 도면이다.
도 4를 참조하면, PVT(Process Voltage Temperature) 변동이 없는 정상적인 제1 경우(41)와, 센싱전류(I_SENSE)의 변동과 셀 다이오드(D1) 및 NMOS 트랜지스터(MN1)의 임계전압(Threshold Voltage, Vth)의 변동에 따른 출력전압(V_SAI) 변화를 나타낸 제2 경우(42)와, 온도변동에 따른 저항성 메모리 셀의 저항값 변화를 나타낸 제3 경우(43)가 도시되어 있다.
우선, 제1 경우(41)는, 상변화 소자(R_GST)의 저항값이 큰 경우(R_RESET), 즉 리셋 상태(Reset State)의 저항값 분포와, 작은 경우(R_SET), 즉 셋 상태(Set State)의 저항값 분포가 명확하게 구분되어 있으며, 기준전압(VREF)의 레벨은 제1 저항값 즉 셋 상태(Set State)의 저항값에 의한 제1 전압레벨과, 제2 저항값 즉 리셋 상태(Reset State)의 저항값에 의한 제2 전압레벨의 중간값으로 형성되므로, 출력전압(V_SAI)을 감지하는데 아무런 문제가 발생하지 않는다.
다음으로, 제2 경우(42)는, 출력전압(V_SAI)의 레벨이 셀 다이오드(D1) 및 NMOS 트랜지스터(MN1)의 임계전압(Threshold Voltage, Vth)의 변동에 의해서 상승한다. 이때, 기준전압(VREF)의 레벨은 제1 저항값 즉 셋 상태(Set State)의 저항값에 의한 제1 전압레벨과, 제2 저항값 즉 리셋 상태(Reset State)의 저항값에 의한 제2 전압레벨의 중간값으로 형성되므로, 기준전압(VREF)의 레벨도 상승하게 된다. 따라서 셋 상태(Set State)와 리셋 상태(Reset State)를 구분하는 충분한 마진이 제공되므로, 출력전압(V_SAI)을 감지하는데 아무런 문제가 발생하지 않는다. 이와는 반대로 출력전압(V_SAI)의 전압레벨이 정상적인 경우보다 낮게 형성되는 경우에도, 그에 대응하여 기준전압(VREF)의 레벨이 하강하게 되므로, 셋 상태(Set State)와 리셋 상태(Reset State)를 구분하는 충분한 마진이 제공된다.
다음으로, 제3 경우(43)는, 온도가 증가함에 따라 저항소자(R_GST)의 저항값이 점점 작아지는 경우를 도시하였다. 즉, 리셋 상태(Reset State)의 저항값 분포가 셋 상태(Set State)의 저항값 분포 쪽으로 많이 이동하게 되어, 셋 상태(Set State)와 리셋 상태(Reset State) 사이의 마진이 감소하게 된다. 이때, 기준전압(VREF)의 레벨은 제1 저항값 즉 셋 상태(Set State)의 저항값에 의한 제1 전압레벨과 제2 저항값, 즉 리셋 상태(Reset State)의 저항값에 의한 제2 전압레벨의 중간값으로 형성되므로, 기준전압(VREF)의 레벨이 하강하게 된다. 따라서 셋 상태(Set State)와 리셋 상태(Reset State)를 구분하는 충분한 마진을 확보할 수 있으므로, 출력전압(V_SAI)을 감지하는데 아무런 문제가 발생하지 않는다.
요약하면, 기준전압(VREF)은 셋 상태(Set State)의 저항값을 갖는 제1 저항소자(R_SET)와, 리셋 상태(Reset State)의 저항값을 갖는 제2 저항소자(R_RESET)에 공급되는 센싱전류(I_SENSE)에 의해서 생성된다. 기준전압(VREF)의 전압레벨은, PVT(Process Voltage Temperature) 변동에 대응하여 적응적으로 증가하거나 감소하므로, 셋 상태(Set State)와 리셋 상태(Reset State)를 구분할 수 있는 충분한 마진을 확보할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
31 : 제1 센싱전류 공급부
32 : 제2 센싱전류 공급부
33 : 제1 데이터 전달부
34 : 제2 데이터 전달부
35 : 저항성 메모리 셀
36 : 더미 메모리 셀
37 : 비교부

Claims (19)

  1. 저항성 메모리 셀;
    상기 저항성 메모리 셀에 공급된 센싱전류에 의해서 형성된 출력전압을, 기준전압을 기준으로 하여 감지하고, 그 감지결과에 대응하는 값을 갖는 출력 데이터를 출력하는 데이터 감지부; 및
    제1 및 제2 저항값을 각각 갖는 제1 및 제2 저항소자를 구비한 더미 메모리 셀을 구비하며, 상기 더미 메모리 셀에 공급된 상기 센싱전류에 의해서 형성된 전압을 상기 기준전압으로서 출력하는 기준전압 생성부;
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 저항소자는,
    상기 저항성 메모리 셀에 포함된 저항소자를 모델링 하여, 동일한 특성을 가지도록 설계된 것임을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 저항성 메모리 셀에 포함된 저항소자는,
    저장된 데이터 값에 따라 상기 제1 저항값 또는 상기 제2 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 저항소자는, 상변화 물질로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 기준전압의 전압레벨은,
    상기 제 1 저항값과 상기 제 2 저항값의 중간에 해당하는 저항값과 상기 센싱전류에 상응하는 중간레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    PVT(Process Voltage Temperature) 변동에 따라, 상기 제1 및 제2 저항소자의 저항값 변화량과, 상기 저항성 메모리 셀에 포함된 저항소자의 저항값 변화량은 동일하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 데이터 감지부는,
    제1 센싱전류를 상기 저항성 메모리 셀에 공급하는 제1 센싱전류 공급부; 및
    상기 기준전압과, 상기 저항성 메모리 셀에 공급된 상기 제1 센싱전류에 의해서 형성된 상기 출력전압을 비교하여 그 비교결과에 따라 상기 출력 데이터의 값을 결정하는 비교부;를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 센싱전류 공급부와 상기 저항성 메모리 셀 사이에 삽입되며, 선택신호의 전압레벨에 따라 상기 저항성 메모리 셀의 전류량을 조절하는 제1 데이터 전달부;를 더 포함하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 기준전압 생성부는,
    서로 병렬로 연결된 상기 제1 저항소자 및 상기 제2 저항소자를 포함하는 상기 더미 메모리 셀; 및
    상기 제1 센싱전류와 동일한 크기를 갖는 제2 센싱전류를 상기 더미 메모리 셀에 공급하는 제2 센싱전류 공급부;를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 센싱전류 공급부와 상기 더미 메모리 셀 사이에 삽입되며, 선택신호의 전압레벨에 따라 상기 더미 메모리 셀의 전류량을 조절하는 제2 데이터 전달부;를 더 포함하는 반도체 메모리 장치.
  11. 저항성 메모리 셀;
    선택신호의 전압레벨에 따라 상기 저항성 메모리 셀의 전류량을 조절하는 제1 데이터 전달부;
    상기 제1 데이터 전달부를 통해서 상기 저항성 메모리 셀에 공급된 센싱전류에 의해 형성된 출력전압을, 기준전압을 기준으로 하여 감지하고, 그 감지결과에 대응하는 값을 갖는 출력 데이터를 출력하는 데이터 감지부;
    서로 병렬로 연결되며 제1 및 제2 저항값을 각각 갖는 제1 및 제2 저항소자를 구비한 더미 메모리 셀; 및
    상기 선택신호의 전압레벨에 따라 상기 더미 메모리 셀의 전류량을 조절하며, 상기 더미 메모리 셀에 공급된 상기 센싱 전류에 의해서 형성된 전압을 상기 기준전압으로서 출력하는 제2 데이터 전달부;를 포함하며,
    상기 기준전압은, 상기 제 1 저항값과 상기 제 2 저항값의 중간에 해당하는 저항값과 상기 센싱전류에 상응하는 중간레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 및 제2 저항소자는,
    상기 저항성 메모리 셀에 포함된 저항소자를 모델링 하여, 동일한 특성을 가지도록 설계된 것임 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 저항성 메모리 셀에 포함된 저항소자는,
    저장된 데이터 값에 따라 상기 제1 저항값 또는 상기 제2 저항값을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 저항소자는, 상변화 물질로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서,
    PVT(Process Voltage Temperature) 변동에 따라, 상기 제1 및 제2 저항소자의 저항값 변화량과, 상기 저항성 메모리 셀에 포함된 저항소자의 저항값 변화량은 동일하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 저장된 데이터 값에 따라 제1 저항값 또는 제2 저항값을 갖는 저항성 메모리 셀;
    서로 병렬로 연결되며, 각각 상기 제1 저항값과 상기 제 2 저항값을 합한 저항값을 갖는 제1 저항 쌍 및 제 2 저항 쌍을 포함하는 더미 메모리 셀;
    상기 더미 메모리 셀에 공급된 센싱전류에 의해서 형성된 기준전압을 기준으로 하여, 상기 저항성 메모리 셀에 공급된 상기 센싱전류에 의해서 형성된 출력전압을 감지하고, 그 감지결과에 따라 출력 데이터의 값을 결정하는 데이터 감지부;를 포함하며,
    상기 기준전압의 전압레벨은, 상기 제 1 저항값과 상기 제 2 저항값의 중간에 해당하는 저항값과 상기 센싱전류에 상응하는 중간레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 저항 쌍은
    직렬 연결된 제 1 및 제 2 저항 소자를 포함하며,
    상기 제 1 및 제 2 저항 소자는 상기 저항성 메모리 셀에 포함된 저항소자를 모델링 하여, 동일한 특성을 가지도록 설계된 것임 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 저항성 메모리 셀에 포함된 저항소자는, 상변화 물질로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17항에 있어서,
    PVT(Process Voltage Temperature) 변동에 따라, 상기 제1 및 제2 저항소자의 저항값 변화량과, 상기 저항성 메모리 셀에 포함된 저항소자의 저항값 변화량은 동일하도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
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CN111223508B (zh) * 2018-11-27 2021-11-16 华邦电子股份有限公司 存储器存储装置及其电阻式存储器元件成型方法
CN113284537A (zh) * 2020-01-31 2021-08-20 台湾积体电路制造股份有限公司 用于rram单元的混合式自跟踪参考电路

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* Cited by examiner, † Cited by third party
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