CN116232817A - 接收差分曼彻斯特编码的改进对称性 - Google Patents

接收差分曼彻斯特编码的改进对称性 Download PDF

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Abstract

提供一种10BASE‑T1S PHY方法和设备以用于：在接收器比较器处接收输送DME编码数据的模拟MDI信号以生成数字输出信号；使用脉冲编码器处理数字输出信号以生成脉冲编码输出信号，脉冲编码输出信号具有在数字输出信号中的每个上升或下降转变处生成的脉冲；利用输出驱动器处理脉冲编码输出信号以生成发送到接收器接口引脚RX的脉冲编码驱动器输出信号；利用输入比较器处理脉冲编码驱动器输出信号以生成脉冲编码比较器输出信号；使用脉冲解码器处理脉冲编码比较器输出信号以生成DME编码PMA输入信号，其中已消除由接收器比较器和/或输出驱动器处的处理引起的定时不对称，然后在以太网PHY中的数字PHY电路处理DME编码PMA输入信号。

Description

接收差分曼彻斯特编码的改进对称性
技术领域
本发明大体上涉及电子数据通信信道电路、方法和系统。在一个方面，本发明涉及10BASE-T1S收发器与10BASE-T1S数字PHY之间的OPEN Alliance TC14通信接口。
背景技术
基于以太网和互联网协议(IP)的网络广泛地用于例如汽车、IoT和所有类型的自动化应用的计算机网络中。例如，自动驾驶汽车和其它车辆包括在一天的驾驶过程中生成、处理和交换大量数据(有时约数太字节)的计算机网络。自动驾驶汽车中的数据源可包括相机和其它传感器、高级驾驶员辅助系统(ADAS)、远程信息处理控制单元(TCU)、信息娱乐系统以及各种电子件控制单元(ECU)。为了在这种高数据量计算机网络中保证以太网链路上的高数据吞吐量，IEEE Std 802.3cg标准定义了在汽车或系统内网络等短程应用中通过单个非屏蔽双绞线(UTP)线缆提供10Mbit/的带宽的10Mbps以太网PHY(10BASE-T1S)。通过在MDI总线处在差分曼彻斯特编码数据上使用4B/5B映射，定义的10BASE-T1S PHY在MAC/PHY接口处保持10Mb/s的数据速率，而从模拟PHY部分发送到数字PHY部分的内部接收数据使用普通非归零(NRZ)编码进行编码。然而，处理接收数据的内部PHY电路系统可能会导致定时延迟或不对称，这会减少数字PHY处物理介质连接(PMA)取样可用的时间量。虽然已提出了减少或消除内部接收数据的定时延迟或不对称的解决方案，但现有解决方案有许多性能缺陷和设计限制，并且在为PMA取样和/或其它促成因素(如时钟速度/容差和总线上的差分噪声)提供足够的定时裕度方面在实践层面极为困难。
发明内容
根据本发明的一个方面，提供一种用于在以太网PHY处从介质相关接口(MDI)总线接收数据的方法，包括：
从所述MDI总线接收模拟信号，所述模拟信号输送使用差分曼彻斯特编码(DME)编码的数据；
使用所述以太网PHY处的接收器比较器处理所述模拟信号以生成具有DME编码数据的数字输出信号；
使用所述以太网PHY处的脉冲编码器处理所述数字输出信号以生成脉冲编码输出信号，所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成的脉冲；
利用所述以太网PHY处的输出驱动器处理所述脉冲编码输出信号，所述输出驱动器连接到接收器接口引脚RX并且被配置成生成发送到所述接收器接口引脚RX的脉冲编码驱动器输出信号；
利用所述以太网PHY处连接的输入比较器处理所述脉冲编码驱动器输出信号以生成脉冲编码比较器输出信号；
使用以太网PHY处的脉冲解码器处理所述脉冲编码比较器输出信号以生成DME编码物理介质连接(PMA)输入信号，其中已消除由所述输出驱动器和/或输入比较器处的处理引起的定时不对称；以及
在所述以太网PHY中的数字PHY电路处理所述DME编码物理介质连接(PMA)输入信号。
根据本发明的一个或多个实施例，所述MDI总线包括单个非屏蔽双绞线(UTP)线缆。
根据本发明的一个或多个实施例，所述以太网PHY包括由IEEE 802.3cg标准定义的10BASE-T1S PHY。
根据本发明的一个或多个实施例，所述接收器比较器、脉冲编码器和输出驱动器集成在第一模拟前端收发器集成电路芯片上。
根据本发明的一个或多个实施例，所述输入比较器、脉冲解码器和数字PHY电路集成在第一微控制器或以太网交换机集成电路芯片上。
根据本发明的一个或多个实施例，处理所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成正脉冲。
根据本发明的一个或多个实施例，处理所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成负脉冲。
根据本发明的一个或多个实施例，所述脉冲编码输出信号中的每个脉冲具有足以使所述输出驱动器和输入比较器检测到所述脉冲的预定最小持续时间，并且具有足以确保所述脉冲在所述MDI总线和比较器输出上的下一可能转变之前结束的预定最大持续时间。
根据本发明的另一方面，提供一种以太网PHY，适于在带宽为10Mbit/s的短程应用中通过导体双绞线接收数据，所述以太网PHY包括：
具有第一和第二输入的接收器比较器，其连接到所述导体双绞线以接收模拟信号，所述模拟信号输送使用差分曼彻斯特编码(DME)编码的数据，其中所述接收器比较器处理所述模拟信号以生成具有DME编码数据的数字输出信号；
脉冲编码器，其被连接以处理所述数字输出信号以生成脉冲编码输出信号，所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成的脉冲；
驱动器，其被连接以处理所述脉冲编码输出信号并生成脉冲编码驱动器输出信号；
比较器，其被连接以处理所述脉冲编码驱动器输出信号并生成脉冲编码比较器输出信号；
脉冲解码器，其被连接以处理所述脉冲编码比较器输出信号并生成DME编码物理介质连接(PMA)输入信号，其中已消除由所述驱动器和/或比较器处的处理引起的定时不对称；以及
数字PHY电路，其被连接以处理处理所述DME编码PMA输入信号并生成待通过介质独立接口(MII)发送到介质访问控制(MAC)装置的数据。
根据本发明的一个或多个实施例，接收器接口引脚RX将来自所述驱动器的输出连接到所述比较器的输入，其中所述驱动器是形成于具有所述接收器比较器和脉冲编码器的第一集成电路芯片上的输出驱动器，并且其中所述比较器是形成于具有所述比较器和脉冲解码器的第二集成电路芯片上的输入驱动器。
根据本发明的一个或多个实施例，所述导体双绞线包括形成有单个非屏蔽双绞线(UTP)线缆的介质相关接口(MDI)总线。
根据本发明的一个或多个实施例，所述以太网PHY包括由IEEE 802.3cg标准定义的10BASE-T1S PHY。
根据本发明的一个或多个实施例，所述脉冲编码器被配置成生成具有所述数字输出信号中的每个上升或下降转变处的正脉冲的所述脉冲编码输出信号。
根据本发明的一个或多个实施例，所述脉冲编码器被配置成生成具有所述数字输出信号中的每个上升或下降转变处的负脉冲的所述脉冲编码输出信号。
根据本发明的一个或多个实施例，所述脉冲编码输出信号中的每个脉冲具有足以使所述输出驱动器和输入比较器检测到所述脉冲的预定最小持续时间，并且具有足以确保所述脉冲在所述MDI总线和比较器输出上的下一可能转变之前结束的预定最大持续时间。
根据本发明的一个或多个实施例，所述接收器比较器、脉冲编码器和驱动器被配置成将所述导体双绞线上的信号电平转换成在连接到接收接口引脚RX的所述驱动器的输出处的归零(RTZ)编码信号。
根据本发明的一个或多个实施例，所述脉冲编码器被配置成在生成所述脉冲编码输出信号时采用归零(RTZ)编码方案。
根据本发明的一个或多个实施例，所述脉冲编码器被配置成在生成所述脉冲编码输出信号时采用归一(RTO)编码方案。
根据本发明的另一方面，提供一种以太网PHY通信系统，包括可操作以进行以下操作的一个或多个电路和/或处理器：
从形成有单个非屏蔽双绞线(UTP)线缆的介质相关接口(MDI)总线接收输送差分曼彻斯特编码(DME)数据的模拟信号；
使用接收比较器来处理所述模拟信号以生成DME编码数字输出信号；
采用归零(RTZ)编码方案或归一(RTO)编码方案来对所述DME编码数字输出信号进行编码以生成脉冲编码输出信号，所述脉冲编码输出信号包括在所述DME编码数字输出信号中的每个上升或下降转变处生成的脉冲；
利用驱动器处理所述脉冲编码输出信号以生成由所述驱动器发送到接收器接口引脚RX的脉冲编码驱动器输出信号；
利用连接的比较器处理从所述接收器接口引脚RX接收的所述脉冲编码驱动器输出信号以生成脉冲编码比较器输出信号；
解码所述脉冲编码比较器输出信号以生成DME编码物理介质连接(PMA)输入信号，其中已消除由所述驱动器和/或比较器处的处理引起的定时不对称；以及
将所述DME编码物理介质连接(PMA)输入信号发送到数字PHY电路。
根据本发明的一个或多个实施例，以太网PHY包括由IEEE 802.3cg标准定义的形成有第一和第二集成电路的10BASE-T1S PHY，其中所述第一集成电路包括脉冲编码器，所述脉冲编码器对所述DME编码数字输出信号进行编码以生成所述脉冲编码输出信号比较器，并且其中所述第二集成电路包括脉冲解码器，所述脉冲解码器对所述脉冲编码比较器输出信号进行解码以生成所述DME编码PMA输入信号。
附图说明
当结合以下图式考虑以下详细描述时，可理解本发明和其实现的许多目标、特征和优点。
图1示出根据由IEEE 802.3cg标准定义的10BASE-T1S PHY的模拟收发器PHY装置与数字PHY装置之间的接口的高级框图。
图2示出包括MDI总线信号、接收引脚总线信号和PMA解码信号的10BASE-T1S PHY的多个接收信号波形。
图3示出模拟收发器PHY装置的输出驱动器与数字PHY装置的输入比较器之间的接收接口的高级框图。
图4A示出10BASE-T1S PHY的多个接收信号波形，包括MDI总线信号和具有较慢上升沿的接收引脚总线信号，所述较慢上升沿形成模拟收发器PHY装置的输出驱动器与数字PHY装置的输入比较器之间的定时不对称。
图4B示出10BASE-T1S PHY的多个接收信号波形，包括MDI总线信号和具有较慢下降沿的接收引脚总线信号，所述较慢下降沿形成模拟收发器PHY装置的输出驱动器与数字PHY装置的输入比较器之间的定时不对称。
图5示出根据本公开的所选实施例的模拟收发器PHY装置与数字PHY装置之间的接收接口的高级框图，其中将脉冲编码/解码应用于接收引脚数据。
图6示出根据本公开的所选实施例的10BASE-T1S PHY的多个接收信号波形，其中将脉冲编码/解码应用于接收引脚数据。
图7示出根据本公开的所选实施例的10BASE-T1S PHY的多个接收信号波形，其中当收发器中的RX驱动器在上升沿与下降沿之间具有较大不对称时将脉冲编码/解码应用于接收引脚数据。
图8示出根据本公开的所选实施例的10BASE-T1S PHY的多个接收信号波形，其中将负脉冲编码/解码应用于接收引脚数据。
图9示出简化流程图，示出根据本公开的所选实施例的用于控制10BASE-T1S PHY处的数据接收操作的逻辑。
具体实施方式
描述了一种用于对10BASE-T1S收发器电路与10BASE-T1S数字PHY电路之间的接口处的RX引脚数据进行脉冲编码的接收引脚信号接口电路、设计和方法。如本文所公开，通过采用其中MDI总线上的每个上升或下降转变生成归零(RTZ)脉冲的RTZ编码方案来实施对接收引脚信号接口处的RX引脚数据的脉冲编码。在所选实施例中，脉冲编码方案使用RTZ脉冲编码器以在驱动RX引脚之前处理或编码收发器电路处的接收器比较器的输出。另外，脉冲编码方案使用RTZ脉冲解码器将RX输入电路的逻辑输出处理或解码回到某个电平方案，之后提供给数字PHY电路。通过在接收引脚信号接口处使用RTZ脉冲编码/解码来捕捉MDI总线信号上的转变，可消除由收发器电路的RX驱动器和/或数字PHY电路的RX输入电路引起的定时不对称，由此为PMA取样和/或其它促成因素(如时钟速度/容差和总线上的差分噪声)提供更多时间裕度。
现将参考附图详细地描述本发明的各种说明性实施例。虽然在以下描述中阐述了各种细节，但应了解，可在没有这些具体细节的情况下实践本发明，并且可对本文描述的本发明做出许多特定于实施方案的决策以实现装置设计者的特定目标，例如与过程技术或相关设计约束条件的符合性，这些约束条件随实施方案的不同而不同。虽然此类研发的工作可能是复杂并且耗时的，然而它对于受益于本公开的本领域的普通技术人员来说不过是例行任务。例如，为了避免限制或模糊本发明，参考简化示意性电路块图来描述所选方面，而不包括每个电路元件或细节。此类描述和表示通常由本领域的技术人员用以将其工作主旨描述和传达给本领域的其他技术人员。还应注意，在整个此具体实施方式中，为简单和清楚起见示出图中的某些元件，而未必绘制来示出具体细节。此外，本发明的所描述特征、优点和特性可在一个或多个实施例中以任何合适方式组合。鉴于本文中的描述，相关领域的技术人员将认识到，可在没有特定实施例的具体特征或优点中的一个或多个的情况下实践实施例。在其它情况下，在某些实施例中可认可所有实施例中可能没有的额外特征和优点。例如，为了避免限制或模糊本发明，参考简化电路示意图来描述选定方面，而不包括每个电路细节。此类细节众所周知，并且不被视为教示本领域技术人员如何制造或使用本发明所必要的。
如上文所指示，已开发IEEE 802.3cg项目，以通过定义在汽车或系统内网络等短程应用中通过单个非屏蔽双绞线(UTP)线缆提供10Mbit/的带宽的10Mbps以太网PHY(10BASE-T1S)来保证以太网链路上的高数据吞吐量。结合IEEE 802.3cg标准(第147条)，针对汽车或系统内网络等短程应用定义10Mbps以太网PHY(10BASE-T1S)，以通过短程单个非屏蔽双绞线(UTP)线缆以全双工/半双工点对点或半双工多点模式操作。如图1中所示，10BASE-T1S PHY 100包括通过简单且具成本效益的3引脚无时钟接口101连接的数字PHY部分10和模拟PHY部分20，所述3引脚无时钟接口101包括发送接口引脚TX、接收接口引脚RX和能量检测接口引脚ED。如所示，数字PHY部分10可与第一CMOS集成电路(IC)集成为通过介质访问控制(MAC)单元连接到主机控制器(未示)的MCU或以太网交换机15的一部分，而模拟PHY部分20可集成在单独的收发器或模拟前端(AFE)IC 20中。在数字PHY部分10中，物理介质连接(PMA)单元11含有发送、接收、冲突检测、时钟恢复和偏斜对准的功能。在PMA 11之上，物理编码子层(PCS)单元12含有用以编码数据位以供通过PMA发送以及对从PMA 11接收的调节信号进行解码的功能。最后，物理层冲突避免(PLCA)单元13提供数据包公平性、界定且可计算信道访问延迟，以及IEEE Std 802.3cg-2019的第148条中规定的介质独立接口(MII)的有效吞吐量。在模拟PHY部分20中，第一发送器21可体现为数/模转换器(DAC)和线路驱动器电路以转换来自发送接口引脚TX的数据以供通过介质相关接口(MDI)总线30发送。另外，模拟PHY部分20包括第一接收器比较器22，所述第一接收器比较器22可包括模/数转换器(ADC)以转换从MDI总线30接收的数据以供通过接收接口引脚RX发送到数字PHY部分10。模拟PHY部分20还包括第二接收器比较器23，所述第二接收器比较器23被配置成一旦在MDI总线30上接收的数据流中检测到活动就在能量检测接口引脚ED处断言信号。
目前，OPEN Alliance TC14标准指定在MDI总线30上发送的数据用差分曼彻斯特编码(DME)进行编码，而普通非归零(NRZ)编码将连在到数字PHY部分10的接收接口引脚RX上使用。为了示出不同的编码方法，现在参考图2，图2示出用于OPEN Alliance TC14规范中当前指定的收发器20与集成数字PHY 10之间的介接的10BASE-T1S信号200，包括MDI总线信号201，以及对应的接收接口引脚RX信号202和PMA解码信号203。如所示，DME编码MDI总线信号201包括差分电压电平，其中对于0V的典型接收器阈值，典型电压电平在+500mV与-500mV之间。在指定的位时间持续时间(例如，通常为80ns)下，在位时间的中间(40ns)利用转变对“数据1”值进行编码，而在位时间的中间未利用转变对“数据0”进行编码。因此，MDI总线处的DME编码接收数据对极性不敏感，因为数据是利用转变而非利用电平编码。如接收接口引脚RX信号202中的实线所示，接收比较器22的输出将接收接口引脚RX驱动为“高”(当MDI总线电压高于0V时)和“低”(当MDI总线电压低于0V时)。在MDI总线信号201中的每个上升或下降转变内，应用NRZ编码方案以使得接收接口引脚RX信号202生成对应的上升或下降脉冲转变。因此，接收接口引脚RX信号202中的每个脉冲通常对应于MDI总线信号201中的成对上升沿和拖尾沿。并且如PMA解码信号203所示，PMA通过执行时钟恢复以跟踪RX引脚上的位边界处的边沿(每80ns重复的时钟沿)来对接收接口引脚RX信号202作出响应。PMA解码数据用位中间的边沿表示，其中当存在边沿或转变时指示“数据＝1”值，并且当不存在边沿或转变(例如，缺失沿)时指示“数据＝0”值。在示例实施方案中，PMA单元11在检测到每个指定位时间的时钟沿之后通过以指定延迟(t取样)对接收接口引脚RX进行取样来解码数据。
归因于各种因素，RX信号202的脉冲宽度可改变，如通过接收接口引脚RX信号202中的虚线所示。可引起RX信号202的脉冲宽度变化的因素的例子可包括例如由于收发器20和数字PHY 10的EMI(电磁抗扰性)和/或不对称性而叠加在MDI总线上的噪声。此外，收发器20与MCU/交换机15之间的印刷电路板布线可能会影响信号定时。
由于接收接口引脚RX信号202的脉冲宽度的变化，在上升沿和下降沿以及边沿上的潜在毛刺之间可能出现定时差，如定时差(tASYM)所示。由于PMA单元在检测到MDI信号201处的时钟沿后通过以指定延迟(t取样)对接收接口引脚RX进行取样来对RX数据进行解码，因此定时差或不对称可能实际会减少PMA单元用于解码接收接口引脚RX信号202的可用定时裕度(t裕度)。
为了更好地理解用于解决RX引脚接口处的定时不对称的现有解决方案，现在参考图3，图3示出模拟收发器PHY装置320与数字PHY装置310之间的接收接口301的高级框图300。如所示，模拟收发器PHY装置320包括通过输出驱动器32连接以驱动RX引脚的接收比较器31。以此方式，输出驱动器32可在RX引脚上生成更快的转变。以类似方式，数字PHY 310包括连接到RX引脚以将输入驱动到PMA 34的输入比较器或驱动器33。如应了解，收发器320中的RX引脚的输出驱动器34将通常具有不同的上升沿和下降沿传播延迟。例如，如果输出驱动器34使用CMOS缓冲器来驱动RX引脚，则CMOS缓冲器中的PMOS和NMOS晶体管的不同特性将导致不同的上升和下降斜率。同样，用于RX引脚的输入比较器/驱动器33例如在比较器33的阈值并非刚好是电源电压的一半时可具有不同的上升沿和下降沿传播延迟。
为了示出由NRZ编码RX引脚处的输出驱动器32和输入比较器/驱动器33的设计引起的上升沿和下降沿差异导致的定时不对称，现在参考图4A，图4A示出10BASE-T1S PHY的多个接收信号波形400，包括MDI总线信号401和具有比下降沿慢的上升沿的接收引脚总线信号402。如所示，RX引脚402处的较慢上升沿产生从MDI总线信号401的每个上升沿延伸的定时不对称(tASYM)，由此减少可用于PMA解码的定时裕度。以类似的方式，图4B示出10BASE-T1S PHY的包括MDI总线信号411和接收引脚总线信号412的接收信号波形410，其中接收引脚总线信号412具有比上升沿慢的下降沿，由此产生从每个下降沿MDI总线信号401延伸的定时不对称性(tASYM)，从而减少可用定时裕度。
补偿由NRZ编码RX引脚处的定时不对称引起的更紧的定时裕度的一种方法可包括对取样时钟要求更紧的容差，但这种解决方案可能会增加PHY装置的复杂性和成本。例如，对微控制器单元上快速输入引脚的需要将限制可用于与10BASE-T1S收发器介接的GPIO(通用输入输出)类型，从而降低MCU应用的灵活性。减少或消除定时延迟或不对称的另一解决方案包括在MDI总线信号上使用快速斜率，但这有其自身的性能缺陷和设计限制。例如，MDI总线信号上的快速边沿可生成超过电磁发射(EME)要求的大EME。因此，用于减少或消除定时不对称的现有解决方案在为PMA取样和/或其它促成因素(如时钟速度/容差和总线上的差分噪声)提供足够的定时裕度方面在实践层面极为困难。
为了解决这些定时不对称缺陷以及由NRZ编码RX引脚数据引起的其它缺陷，本公开的所选实施例在10BASE-T1S收发器电路与10BASE-T1S数字PHY电路之间的RX引脚接口处提供了一种脉冲编码/解码方案。RX引脚接口脉冲编码/解码方案的示例实施例在图5中示出，图5描绘了10BASE-T1S PHY 500的高级框图，其中模拟收发器PHY装置520被连接以处理从MDI总线530接收的数据，并通过接口501将接收到的数据发送到数字PHY装置511。如所示，数字PHY部分511可与MCU或以太网交换机或集成电路510集成，而模拟收发器PHY装置520可集成在单独的模拟前端(AFE)IC中。在数字PHY装置511中，PMA单元514提供发送、接收、冲突检测、时钟恢复和偏斜对准的物理介质连接功能。另外，PCS单元513提供用以编码数据位以供通过PMA 514发送以及对从PMA 514接收的调节信号进行解码的物理编码子层功能。最后，PLCA单元512提供用以实施数据包公平性、界定且可计算信道访问延迟以及介质独立接口(MII)的有效吞吐量的物理层冲突避免功能。在模拟收发器PHY装置520中，提供第一发送器521以转换来自发送接口引脚TX的数据以通过介质相关接口(MDI)总线530发送。模拟收发器PHY装置520还包括接收器比较器523，接收器比较器523被配置成一旦在MDI总线530上接收的数据流中检测到活动就在能量检测接口引脚ED处断言信号。另外，模拟收发器PHY装置520包括接收器比较器522，提供接收器比较器522以转换从MDI总线530接收的数据以供通过接收接口引脚RX发送到数字PHY部分511。然而，代替通过RX引脚发送NRZ编码数据，模拟收发器PHY装置520包括位于收发器520的输出驱动器525的输入处的脉冲编码器524，脉冲编码器524将MDI总线上的信号电平转换为RX引脚处的归零(RTZ)编码信号。并且在数字PHY装置511处，在输入比较器/驱动器517的输出处包括脉冲解码器516，脉冲解码器516将从RX引脚接收的RTZ编码信号转换回到某个电平方案以供数字PHY处理。
通过在接收引脚信号接口处使用RTZ脉冲编码，可消除由收发器电路的RX驱动器和/或数字PHY电路的RX输入电路引起的定时不对称，由此为PMA取样和/或其它促成因素(如时钟速度/容差和总线上的差分噪声)提供更多时间裕度。为了参考图5所示的示例10BASE-T1S PHY500来说明在接收引脚信号接口处使用RTZ脉冲编码的定时益处，现在参考描绘了多个10BASE-T1S PHY接收信号波形600的图6。如所示，MDI总线信号601描绘了在MDI总线503处接收的DME编码信号，其中差分电压电平在第一电压电平与第二电压电平(例如，+500mV与-500mV)之间切换，以在每个指定的位时间持续时间(例如，通常为80ns)内在位时间的中间(40ns)利用转变对“数据1”值进行编码，或在位时间的中间未利用转变对“数据0”进行编码。另外，比较器输出信号602描绘了被驱动为“高”(当MDI总线电压高于0V时)和“低”(当MDI总线电压低于0V时)的接收比较器522的输出。并且如RX信号603所示，脉冲编码器524通过在RX信号603上生成具有固定宽度或持续时间tWRX的正脉冲来对比较器输出信号602上的每个转变作出响应。因此，脉冲编码器524在RX引脚603处生成RTZ编码信号，由此消除比较器输出602的任何定时不对称。随后，接收到的RX信号603用RX输入电路系统517处理，然后用脉冲解码器516解码，以生成DME编码PMA输入信号。如PMA输入信号604所示，在将脉冲解码信号发送到将解码DME编码PMA输入信号的PMA 512之前，仅当在RX引脚603上检测到上升沿时，脉冲解码器516才会改变其输出电平。
如本文中所公开，在接收信号603处不存在脉冲宽度(tWRX)的临界持续时间。然而，由于10BASE-T1S情况下的最短位时间为40ns(通常没有时钟扩展和系统不对称)，RX信号603中的脉冲持续时间tWRX应具有最大持续时间，以使得RTZ编码RX信号603在MDI总线601和比较器输出602上的下一可能转变之前返回到低值。例如，假设典型位时间为40ns并且减去15ns的抖动要求，再减去5ns的最小低电平，则脉冲宽度的最大持续时间为tWRX＝20ns。另外，持续时间tWRX应具有足以使RX驱动器525和RX输入电路系统517检测RX信号603中的脉冲的最小持续时间(例如5ns)。
为提供额外细节以更好地理解使用RTZ编码RX信号的益处，现在参考图7，图7示出根据本公开的所选实施例的10BASE-T1S PHY的多个接收信号波形700，其中当收发器中的RX驱动器在上升沿与下降沿之间具有较大不对称时将RTZ脉冲编码/解码应用于接收引脚数据。如所示，MDI总线信号701描绘了在MDI总线503处接收的DME编码信号。另外，比较器输出信号702描绘了被驱动为“高”(当MDI总线电压高于0V时)和“低”(当MDI总线电压低于0V时)的接收比较器522的输出。并且如RTZ编码RX信号703所示，脉冲编码器524通过在RX信号703上生成具有固定宽度或持续时间tWRX的正脉冲来对比较器输出信号702上的每个转变作出响应。然而，在此例子中，收发器520中的RX驱动器525在较慢上升沿与较快下降沿之间具有较大不对称。但是，归因于利用RX输入电路系统517处理接收到的RX信号703并使用脉冲解码器516进行解码，因此生成的DME编码PMA输入信号704中不存在不对称，因为数据仅在RX信号的上升沿上传输。在此例子中，仅仅是RX驱动器525的不对称，而同样在MCU/交换机510中的RX输入电路517的不对称将不会影响PMA输入数据信号704。这对于收发器520与集成数字PHY 511之间添加的任何不对称(例如，插入在收发器520与MCU/交换机510之间的隔离器电路系统)也有效。
为了更好地理解本公开的所选实施例，现在参考图8，图8示出10BASE-T1S PHY的多个接收信号波形800，其中负脉冲编码/解码应用于接收引脚数据。如所示，MDI总线信号801描绘在MDI总线503处接收的DME编码信号，并且比较器输出信号802描绘被驱动为“高”(当MDI总线电压高于0V)和“低”(当MDI总线电压低于0V)的接收比较器522的输出。然而，脉冲编码器502不是在RX引脚处生成正脉冲，而是生成负脉冲以在RX信号803的负边沿或下降沿上传送信息。因此，脉冲编码器524生成脉冲编码RX信号803，以通过在RX信号803上生成具有固定宽度或持续时间tWRX的负脉冲来对比较器输出信号802上的每个转变作出响应。在使用RX输入电路系统517处理接收到的RX信号803之后，脉冲解码器516可被配置成通过在接收到的RX信号803的每个下降转变处生成PMA输入脉冲转变来生成DME编码PMA输入信号804，由此消除生成的DME编码PMA输入信号804中的任何不对称。
如本文所公开，在RX引脚上使用脉冲编码/解码的优点是，由RX驱动器525和/或RX输入电路517添加的任何不对称将不会减少PMA取样的定时预算，由此允许确定抖动的其它影响更大，使得通信网络成为更稳健的网络。在RX引脚上使用脉冲编码/解码的另一优点是，可在无需更复杂或昂贵的设计(例如需要MCU上的快速输入引脚)的情况下实施PMA单元。另外，在RX引脚上使用脉冲编码/解码消除了对RX驱动器525具有对称上升和下降转变或边沿的要求，并且使用较慢的斜率将改善收发器的EME性能。这是一个显著的优点，因为逻辑引脚驱动器上的快速斜率将产生因收发器中的共享接地引脚而在总线上可见的接地噪声。
现转而参看图9，示出简化流程图900，示出根据本公开的所选实施例的用于控制10BASE-T1S PHY处的数据接收操作的逻辑。当10BASE-T1S PHY的数据接收操作开始时(90)，10BASE-T1S PHY的模拟前端(AFE)收发器部分在单个非屏蔽双绞线(UTP)线缆上接收DME编码MDI总线信号作为输入模拟信号(步骤91)。接下来，利用10BASE-T1S PHY AFE收发器中的接收器比较器处理MDI总线信号，由此生成比较器输出信号(步骤92)。在步骤93，比较器输出信号通过使用脉冲编码器在10BASE-T1S PHY AFE收发器处进行编码，所述脉冲编码器在比较器输出信号的每个转变或边沿处生成正或负编码器输出脉冲。在所选实施例中，步骤93处的编码可采用归零(RTZ)编码方案，其中比较器输出信号中的每个上升或下降转变生成具有指定持续时间(tWRX)的正脉冲。在其他实施例中，步骤93处的编码可采用归一(RTO)编码方案，其中比较器输出信号中的每个上升或下降转变生成负脉冲。在步骤94，可在10BASE-T1S PHY AFE收发器处利用输出驱动器调节脉冲编码器输出脉冲，所述收发器被连接以将经过调节的脉冲编码器输出脉冲发送到接收接口引脚RX。在步骤95，从接收接口引脚RX接收经过调节的脉冲编码器输出脉冲，并在10BASE-T1S数字PHY中的输入比较器处进行处理，由此生成输出逻辑信号。在步骤96，来自输入比较器的输出逻辑信号在10BASE-T1S数字PHY处通过使用脉冲解码器进行解码以生成DME编码信号，然后在10BASE-T1S数字PHY处利用PMA单元、PCS单元和PLCA单元处理所述DME编码信号(步骤97)，之后具有接收处理结束(步骤98)。
现在应了解，本文提供了一种用于在以太网PHY处从介质相关接口(MDI)总线接收数据的方法和设备，该总线可用单个非屏蔽双绞线(UTP)线缆实施。在所选实施例中，所述以太网PHY可以是由IEEE 802.3cg标准定义的10BASE-T1S PHY。在所公开的方法和设备中，以太网PHY从MDI总线接收模拟信号，所述模拟信号输送使用差分曼彻斯特编码(DME)编码的数据。另外，以太网PHY使用接收器比较器处理所述模拟信号以生成具有DME编码数据的数字输出信号。以太网PHY还使用脉冲编码器处理所述数字输出信号以生成脉冲编码输出信号，所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成的脉冲。在所选实施例中，生成具有所述数字输出信号中的每个上升或下降转变处的正脉冲的所述脉冲编码输出信号。在其它实施例中，生成具有所述数字输出信号中的每个上升或下降转变处的负脉冲的所述脉冲编码输出信号。另外，以太网PHY利用输出驱动器处理所述脉冲编码输出信号以生成发送到接收器接口引脚RX的脉冲编码驱动器输出信号。以太网PHY还利用输入比较器处理所述脉冲编码驱动器输出信号，所述输入比较器连接到接收器接口引脚RX并且被配置成生成脉冲编码比较器输出信号。以太网PHY还使用脉冲解码器处理所述脉冲编码比较器输出信号以生成DME编码物理介质连接(PMA)输入信号，其中已消除由所述输出驱动器和/或输入比较器处的处理引起的定时不对称。最后，以太网PHY在数字PHY电路处理所述DME编码物理介质连接(PMA)输入信号，所述数字PHY电路可包括PMA单元、PCS单元和PLCA单元。在所选实施例中，控制脉冲编码输出信号(tWRX)中每个脉冲的持续时间或宽度，以具有预定的最小持续时间(足以使输出驱动器和输入比较器检测到脉冲)和预定的最大持续时间(足以确保脉冲在MDI总线和比较器输出上的下一可能转变之前结束)。在其它实施例中，接收器比较器、脉冲编码器和输出驱动器可集成在第一模拟前端收发器集成电路芯片上。另外或在替代方案中，输入比较器、脉冲解码器和数字PHY电路可集成在第二微控制器或以太网交换机集成电路芯片上。
在另一形式中，提供一种以太网PHY和相关联操作方法，适用于在带宽为10Mbit/s的短程应用中通过导体双绞线接收数据。在所选实施例中，所述导体双绞线是形成有单个非屏蔽双绞线(UTP)线缆的介质相关接口(MDI)总线。另外，所述以太网PHY可实施为由IEEE802.3cg标准定义的10BASE-T1S PHY。在所公开的以太网PHY中，具有第一和第二输入的接收器比较器连接到所述导体双绞线以接收模拟信号，所述模拟信号输送使用差分曼彻斯特编码(DME)编码的数据，其中所述接收器比较器处理所述模拟信号以生成具有DME编码数据的数字输出信号。另外，所公开的以太网PHY包括脉冲编码器，其被连接并配置成处理数字输出信号并生成脉冲编码输出信号，其中在数字输出信号中的每个上升或下降转变处生成脉冲。在所选实施例中，所述脉冲编码器被配置成生成具有所述数字输出信号中的每个上升或下降转变处的正脉冲或负脉冲的所述脉冲编码输出信号。在其它实施例中，脉冲编码器可被配置成在生成所述脉冲编码输出信号时采用归零(RTZ)编码方案或归一(RTO)编码方案。所公开的以太网PHY还包括驱动器，所述驱动器被连接并配置成处理脉冲编码输出信号并生成脉冲编码驱动器输出信号。另外，所公开的以太网PHY包括比较器，该比较器被连接并配置成处理脉冲编码驱动器输出信号并生成脉冲编码比较器输出信号。另外，所公开的以太网PHY包括脉冲解码器，所述脉冲解码器被连接并配置成处理所述脉冲编码比较器输出信号并生成DME编码物理介质连接(PMA)输入信号，其中已消除由所述驱动器和/或比较器处的处理引起的定时不对称。在所选实施例中，所述脉冲编码输出信号中的每个脉冲可具有足以使输出驱动器和输入比较器检测到所述脉冲的预定最小持续时间，并且具有足以确保所述脉冲在所述MDI总线和比较器输出上的下一可能转变之前结束的预定最大持续时间。另外，所公开的以太网PHY包括数字PHY电路，该数字PHY电路被连接并配置成处理对DME编码PMA输入信号的处理，并生成要通过介质独立接口(MII)发送到介质访问控制(MAC)装置的数据。在所选实施例中，接收器接口引脚RX将来自驱动器的输出连接到比较器的输入，其中所述驱动器是形成于具有接收器比较器和脉冲编码器的第一集成电路芯片上的输出驱动器，并且其中所述比较器是形成于具有所述比较器和脉冲解码器的第二集成电路芯片上的输入驱动器。在其它实施例中，接收器比较器、脉冲编码器和驱动器被配置成将所述导体双绞线上的信号电平转换成在连接到接收接口引脚RX的驱动器的输出处的归零(RTZ)编码信号。
在又一形式中，提供一种形成有一个或多个电路或处理器的以太网PHY通信系统，用于在带宽为10Mbit/s的短程应用中通过导体双绞线接收数据。当形成时，一个或多个电路和/或处理器可用于从形成有单个非屏蔽双绞线(UTP)线缆的介质相关接口(MDI)总线接收输送差分曼彻斯特编码(DME)数据的模拟信号。另外，一个或多个电路和/或处理器可用于：使用接收比较器处理模拟信号，以生成DME编码数字输出信号；采用归零(RTZ)编码方案或归一(RTO)编码方案对DME编码数字输出信号进行编码，以生成脉冲编码输出信号，所述脉冲编码输出信号包括在DME编码数字输出信号中的每个上升或下降转变处生成的脉冲；以及利用驱动器处理脉冲编码输出信号，以生成由驱动器发送到接收器接口引脚RX的脉冲编码驱动器输出信号。所述一个或多个电路和/或处理器还可用于：利用连接的比较器处理从接收器接口引脚RX接收的脉冲编码驱动器输出信号以生成脉冲编码比较器输出信号；对脉冲编码比较器输出信号进行解码以生成DME编码物理介质连接(PMA)输入信号，其中消除了由驱动器和/或比较器处的处理引起的定时不对称；以及将DME编码物理介质连接(PMA)输入信号发送到数字PHY电路。在所选实施例中，以太网PHY通信系统是由IEEE 802.3cg标准定义的形成有第一和第二集成电路的10BASE-T1S PHY，其中所述第一集成电路包括脉冲编码器，所述脉冲编码器对所述DME编码数字输出信号进行编码以生成所述脉冲编码输出信号比较器，并且其中所述第二集成电路包括脉冲解码器，所述脉冲解码器对所述脉冲编码比较器输出信号进行解码以生成所述DME编码PMA输入信号。
已参考附图详细地描述了本发明的各种说明性实施例。虽然在前文描述中阐述了各种细节，但应了解，可在没有这些具体细节的情况下实践本发明，并且可对本文描述的本发明做出许多特定于实施方案的决策以实现装置设计者的特定目标，例如与过程技术或相关设计约束条件的符合性，这些约束条件随实施方案的不同而不同。虽然此类研发的工作可能是复杂并且耗时的，然而它对于受益于本公开的本领域的普通技术人员来说不过是例行任务。例如，参考简化的框图和流程图描绘所选方面，这些框图和流程图示出10BASE-T1SPHY系统的设计和操作性详情而不包括每个装置特征或方面以避免限制或混淆本发明。此类描述和表示由本领域的技术人员使用以将他们工作的主旨描述并表达给本领域的其他普通技术人员，并且省略的众所周知的细节不被视为教示本领域技术人员如何实现或使用本发明所必要的。还在对存储于计算机存储器中的数据进行操作的算法和指令方面呈现本文中所提供的详细描述的一些部分。一般来说，“算法”是指产生所要结果的步骤的自相一致序列，其中“步骤”是指对物理量的操控，其可以但不需要一定呈能够被存储、传送、组合、比较和以其它方式操控的电或磁信号的形式。通常将这些信号称为位、值、元素、符号、字符、项、数等。这些和类似术语可与适当的物理量相关联，并且仅仅是应用于这些量的方便标签。除非另外从以下论述明确地特定陈述，否则应了解，在整个描述中，使用例如“处理”或“计算”或“运算”或“确定”或“显示”等术语的论述是指将表示为寄存器和存储器内的物理(电子)量的数据操控和变换为类似地表示为存储器或寄存器或其它此类信息存储、发送或显示装置内的物理量的其它数据的硬件或计算机系统或类似电子计算装置的动作和过程。
在前述说明书中，已参考本发明的实施例的具体例子描述了本发明。然而，应清楚的是，可在不脱离如所附权利要求书中所阐明的本发明的范围的情况下在本文中作出各种修改和改变，并且权利要求不限于上文所描述的具体例子。
如本文所论述的连接可以是适合例如经由中间装置将信号传送到相应节点、单元或装置或从相应节点、单元或装置传送信号的任何类型的连接。因此，除非以其它方式暗示或陈述，否则所述连接可(例如)为直接连接或间接连接。所述连接可示出或描述为单个连接、多个连接、单向连接或双向连接。然而，不同的实施例可改变连接的实施方案。例如，可使用单独的单向连接而非双向连接，反之亦然。另外，多个连接可换为串行或以时分复用的方式传送多个信号的单个连接。同样，携载多个信号的单个连接可被分成携载这些信号的子集的各种不同连接。因此，存在用于传送信号的许多选项。
此外，本领域的技术人员应认识到，上述操作之间的界限仅仅是说明性的。多个操作可组合成单个操作，单个操作可分散在另外的操作中，并且操作的执行可至少部分地在时间上重合。此外，替代实施例可包括特定操作的多个实例，并且在各种其它实施例中，操作的次序可更改。
而且举例来说，例子或例子的部分可实施为例如采用任何合适类型的硬件描述语言的物理电路的软表示或代码表示，或可转换为物理电路的逻辑表示的软表示或代码表示。
另外，本发明不限于在非可编程硬件中实施的物理装置或单元，而是还可应用于能够通过根据合适的程序代码操作来执行所要的装置功能的可编程装置或单元中，例如，大型机、微型计算机、服务器、工作站、个人计算机、笔记本、个人数字助理、电子游戏、汽车和其它嵌入系统、蜂窝电话和各种其它无线装置，这些在本申请中统称为“计算机系统”。
然而，其它修改、变化和替代方案也是可能的。因此，应在说明性意义上而非限制性意义上看待说明书和图式。
上文已相对于特定实施例描述了益处、其它优点和问题的解决方案。然而，这些益处、优点、问题解决方案以及可能使任何益处、优点或解决方案发生或变得更显著的任何要素不应被理解为任何或所有权利要求的重要、必要或基本的特征或要素。如本文中所使用，术语“包括(comprises、comprising)”或其任何其它变型意图涵盖非排它的包括，使得包括一系列要素的过程、方法、物件或设备并不只是包括那些要素，而是可包括并未明确地列出的或并非此类过程、方法、物件或设备固有的其它要素。另外，如本文中所使用，术语“联接”并非旨在局限于直接联接或机械联接。此外，如本文中所使用，术语“一”被定义为一个或多于一个。另外，权利要求书中对例如“至少一个”和“一个或多个”等引导性短语的使用不应被理解为暗示由不定冠词“一”引导的另一权利要求要素将含有如此引导的权利要求要素的任何特定权利要求限制于仅含有一个此类要素的发明，即使是当同一权利要求包括引导性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时也如此。上述同样适用于定冠词的使用。除非另有陈述，否则例如“第一”和“第二”等术语用于任意地区别此类术语所描述的元件。因此，这些术语未必意图指示此类要素的时间或其它优先级排序。

Claims (10)

1.一种用于在以太网PHY处从介质相关接口MDI总线接收数据的方法，其特征在于，包括：
从所述MDI总线接收模拟信号，所述模拟信号输送使用差分曼彻斯特编码DME编码的数据；
使用所述以太网PHY处的接收器比较器处理所述模拟信号以生成具有DME编码数据的数字输出信号；
使用所述以太网PHY处的脉冲编码器处理所述数字输出信号以生成脉冲编码输出信号，所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成的脉冲；
利用所述以太网PHY处的输出驱动器处理所述脉冲编码输出信号，所述输出驱动器连接到接收器接口引脚RX并且被配置成生成发送到所述接收器接口引脚RX的脉冲编码驱动器输出信号；
利用所述以太网PHY处连接的输入比较器处理所述脉冲编码驱动器输出信号以生成脉冲编码比较器输出信号；
使用以太网PHY处的脉冲解码器处理所述脉冲编码比较器输出信号以生成DME编码物理介质连接(PMA)输入信号，其中已消除由所述输出驱动器和/或输入比较器处的处理引起的定时不对称；以及
在所述以太网PHY中的数字PHY电路处理所述DME编码物理介质连接(PMA)输入信号。
2.根据权利要求1所述的方法，其特征在于，所述MDI总线包括单个非屏蔽双绞线(UTP)线缆。
3.根据权利要求1所述的方法，其特征在于，所述以太网PHY包括由IEEE 802.3cg标准定义的10BASE-T1S PHY。
4.根据权利要求1所述的方法，其特征在于，所述接收器比较器、脉冲编码器和输出驱动器集成在第一模拟前端收发器集成电路芯片上。
5.根据权利要求1所述的方法，其特征在于，所述输入比较器、脉冲解码器和数字PHY电路集成在第一微控制器或以太网交换机集成电路芯片上。
6.根据权利要求1所述的方法，其特征在于，处理所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成正脉冲。
7.根据权利要求1所述的方法，其特征在于，处理所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成负脉冲。
8.根据权利要求1所述的方法，其特征在于，所述脉冲编码输出信号中的每个脉冲具有足以使所述输出驱动器和输入比较器检测到所述脉冲的预定最小持续时间，并且具有足以确保所述脉冲在所述MDI总线和比较器输出上的下一可能转变之前结束的预定最大持续时间。
9.一种以太网PHY，其特征在于，适于在带宽为10Mbit/s的短程应用中通过导体双绞线接收数据，所述以太网PHY包括：
具有第一和第二输入的接收器比较器，其连接到所述导体双绞线以接收模拟信号，所述模拟信号输送使用差分曼彻斯特编码(DME)编码的数据，其中所述接收器比较器处理所述模拟信号以生成具有DME编码数据的数字输出信号；
脉冲编码器，其被连接以处理所述数字输出信号以生成脉冲编码输出信号，所述脉冲编码输出信号包括在所述数字输出信号中的每个上升或下降转变处生成的脉冲；
驱动器，其被连接以处理所述脉冲编码输出信号并生成脉冲编码驱动器输出信号；
比较器，其被连接以处理所述脉冲编码驱动器输出信号并生成脉冲编码比较器输出信号；
脉冲解码器，其被连接以处理所述脉冲编码比较器输出信号并生成DME编码物理介质连接(PMA)输入信号，其中已消除由所述驱动器和/或比较器处的处理引起的定时不对称；以及
数字PHY电路，其被连接以处理处理所述DME编码PMA输入信号并生成待通过介质独立接口(MII)发送到介质访问控制(MAC)装置的数据。
10.一种以太网PHY通信系统，其特征在于，包括可操作以进行以下操作的一个或多个电路和/或处理器：
从形成有单个非屏蔽双绞线(UTP)线缆的介质相关接口(MDI)总线接收输送差分曼彻斯特编码(DME)数据的模拟信号；
使用接收比较器来处理所述模拟信号以生成DME编码数字输出信号；
采用归零(RTZ)编码方案或归一(RTO)编码方案来对所述DME编码数字输出信号进行编码以生成脉冲编码输出信号，所述脉冲编码输出信号包括在所述DME编码数字输出信号中的每个上升或下降转变处生成的脉冲；
利用驱动器处理所述脉冲编码输出信号以生成由所述驱动器发送到接收器接口引脚RX的脉冲编码驱动器输出信号；
利用连接的比较器处理从所述接收器接口引脚RX接收的所述脉冲编码驱动器输出信号以生成脉冲编码比较器输出信号；
解码所述脉冲编码比较器输出信号以生成DME编码物理介质连接(PMA)输入信号，其中已消除由所述驱动器和/或比较器处的处理引起的定时不对称；以及
将所述DME编码物理介质连接(PMA)输入信号发送到数字PHY电路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117614773A (zh) * 2024-01-15 2024-02-27 西安思坦仪器股份有限公司 一种基于油水井的单芯电缆的通信系统及施工管柱

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4007329A (en) 1976-02-12 1977-02-08 Ncr Corporation Data communications system with improved asynchronous retiming circuit
WO2002073912A2 (en) 2001-03-12 2002-09-19 Koninklijke Philips Electronics N.V. Line driver with slew-rate control
JP4877312B2 (ja) * 2008-11-05 2012-02-15 ソニー株式会社 情報処理装置、及び全二重伝送方法
US9379878B1 (en) * 2013-12-27 2016-06-28 Clariphy Communications, Inc. Deskew in a high speed link
US10925097B2 (en) 2018-01-19 2021-02-16 Canova Tech S.r.l. Method for preventing physical collision on ethernet multidrop networks
EP3827566B1 (en) 2018-07-24 2023-08-30 Ciphersip Systems Ltd Modulating signal level transitions to increase data throughput over communication channels
EP4073665A1 (en) 2019-12-13 2022-10-19 Marvell Asia Pte, Ltd. Automotive data processing system with efficient generation and exporting of metadata
US11696426B2 (en) 2020-02-26 2023-07-04 Marvell Asia Pte Ltd Automotive network communication devices and cabling with electromagnetic shielding
US11556488B2 (en) 2020-03-13 2023-01-17 Analog Devices International Unlimited Company Single-pair to multi-pair ethernet converter

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