KR20050082744A

KR20050082744A - 전류모드 다치논리를 이용한 지연무관 데이터 전송회로

Info

Publication number: KR20050082744A
Application number: KR1020040011299A
Authority: KR
Inventors: 오명훈; 하동수
Original assignee: 광주과학기술원
Priority date: 2004-02-20
Filing date: 2004-02-20
Publication date: 2005-08-24
Also published as: KR100609368B1; US7282946B2; US20050200388A1

Abstract

본 발명은 도선의 길이에 따른 전송 지연시간에 무관하게 데이터를 전송할 수 있도록 하는 전류모드 다치논리를 이용한 지연무관(DI: Delay Insensitive) 데이터 전송회로에 관한 것이다.

본 발명의 지연무관 데이터 전송회로는, 데이터 송신부의 입력 요구신호 및 데이터신호를 데이터 수신부에 전송하는 지연무관 데이터 전송회로에 있어서, 상기 데이터 송신부에서 발생한 전압 레벨의 데이터신호와 요구신호의 입력에 응답하여 전류 레벨의 신호로 변환된 신호를 출력하는 인코더; 및 상기 인코더에서 출력된 상기 전류 레벨의 신호를 전압 레벨의 신호로 복원하고, 복원된 전압 레벨의 신호로부터 데이터신호와 요구신호를 추출하여 상기 데이터 수신부에 출력하는 디코더;를 포함하여 이루어짐에 기술적 특징이 있다.

Description

전류모드 다치논리를 이용한 지연무관 데이터 전송회로{Delay-Insensitive Data Transfer Circuit Using Current-Mode Multiple-Valued Logic}

본 발명은 지연무관 데이터 전송회로(Delay-Insensitive Data Transfer Circuit)에 관한 것으로, 더욱 상세하게는 한 개의 도선에 여러 개의 데이터를 표현하여 전송할 수 있는 전류모드 다치논리(Current-Mode Multiple-Valued Logic) 회로 설계 방식을 도입한 지연무관 데이터 전송회로에 관한 것이다.

최근, 공정 기술과 집적회로 설계기술 등 반도체 제조기술의 발전으로 인해 소자(Device)의 크기가 미세화 되면서, 보드(Board) 수준에서 구현되었던 시스템이 한 개의 칩(Chip)으로 구현되는 시스템 온 칩(SoC: System-on-Chip) 구현이 가능하게 되었다. 그러나, 많은 소자들이 하나의 칩에 집적화되면서 칩 사이즈가 점차적으로 커짐에 따라 상대적으로 배선의 길이가 길어지게 되었다.

한편, 이러한 대용량의 칩 설계에 있어서 기존의 전역 클록(Global Clock)을 이용한 동기식(Synchronous) 설계 기법을 사용하는 경우, 클록 속도 증가에 따라 클록 스큐(Clock Skew) 및 지터(Jitter)와 도선의 지연시간 때문에 타이밍 클로저(Timing Closure) 문제를 쉽게 해결하기 어려울 뿐만 아니라, 클록 배분을 위한 부가적인 회로에서 발생하는 전력 소모도 증가하게 되어 시스템의 성능향상이 한계에 이르고 있다.

따라서, 이러한 동기회로의 성능향상의 한계 및 클록 구동에 의한 전력소모의 문제점을 극복하기 위해 비동기식(Asynchronous) 설계방법을 이용한 시스템 설계가 활발히 연구되고 있다.

비동기식 설계 기법은 전역 클록을 사용하지 않고, 데이터 전송을 핸드셰이크 프로토콜(Handshake Protocol)에 의해서 수행한다는 점에서 이러한 문제점들을 해결할 수 있는 대안으로 제시될 수 있다.

그리고, 또 다른 대안으로서 최근에는 동기식 설계 기법과 비동기식 설계 기법의 장점을 이용할 수 있는 GALS(Globally Asynchronous Locally Synchronous) 시스템이 연구되고 있다.

이러한 GALS 시스템을 포함한 비동기식 설계 기법으로 대용량의 칩을 설계하는 경우에는 핸드셰이크 프로토콜을 사용하여 데이터를 전송하며, 가장 일반적이고 구현하기 쉬운 방법으로서 번들 데이터(Bundled Data) 방식이 있다.

도 1은 4 위상 핸드셰이크 프로토콜(4-Phase Handshake Protocol)을 사용한 번들 데이터(Bundled Data) 방식의 1 비트 데이터 전송 예이다.

도시된 바와 같이, 데이터 송신부에서 유효한 데이터 값이 안정화되었을 때 요구신호(req)를 발생시키면, 데이터 수신부에서는 이 요구신호(req)를 감지하고, 유효한 데이터 값을 래치(latch)한 후 응답신호 (ack)를 상기 데이터 송신부에 발생시킨다.

이후, 데이터 송신부에서 요구신호(req)를 논리값 ‘0’으로 초기화하면, 데이터 수신부에서도 응답신호(ack)를 초기화하여 상기 데이터 송신부에서 다음 데이터를 준비할 수 있게 한다.

이 때, 데이터 수신부에서 유효한 데이터를 인지하는 시점은 요구신호(req)가 논리값 ‘1’이 되는 시점으로, 이때 유효한 데이터는 이미 안정되어 있어야 하므로 데이터와 요구신호(req)사이에는 시간 간격이 있어야 함을 가정해야 한다. 일반적으로 구현 시에는 요구신호(req) 도선에 지연소자(Delay Component)를 삽입하여 요구신호(req)의 변화를 지연시킨다.

그러나, 번들 데이터(Bundled Data) 방식과 같이 지연시간을 가정한 전송 방식은 시스템 온 칩과 같은 대용량의 칩 설계에 적절하지 못하다. 즉, 데이터신호(data)와 요구신호(req)사이의 시간가정(Timing Assumption)을 맞추는 것은 도선의 라우팅(Routing) 과정이 모두 끝난 시점에서나 가능하고, 수많은 데이터 라인에 대해서 모두 지연 소자를 삽입하는 과정이 필요하다.

다시 말해서, 수많은 블록 간의 데이터 전송을 위해 많은 수의 도선이 필요하고, 각각의 도선들에 대한 라우팅 단계 이전에는 지연시간(Delay Time)을 예측할 수 없으며, 각각의 도선 지연시간이 서로 다른 경우 디자인 복잡도가 급격히 증가하게 된다.

따라서, 상기한 문제점을 해결하기 위해 도선의 지연시간에 무관한 데이터 전송 방식이 요구되었으며, 지금까지 연구된 도선의 지연시간에 무관한 데이터 전송 방식으로서 이중선 데이터 인코딩(Dual-Rail Data Encoding) 방식과, 1 of 4 데이터 인코딩(1 of 4 Data Encoding) 방식이 있다.

이들 2개의 방식에 대해 도 2 및 도 3을 통해 간략히 설명하면 다음과 같다.

도 2는 이중선 데이터 인코딩 방식의 1비트 데이터 전송 예를 나타낸 것으로, 도 2a는 타이밍도이고, 도 2b는 데이터 정의 테이블이며, 유효 데이터 ‘0’과 ‘1’을 나타내기 위해서 물리적으로 두 개의 도선을 사용하여 데이터를 표현한다.

즉, 도 2b의 데이터 정의 테이블에서와 같이 두 개의 도선(data.t, data.f)을 사용하여 data.f가 ‘1’일 때 유효 데이터 ‘0’을 표현하고, data.t가 ‘1’일 때 유효데이터 ‘1’을 표현하여, 두 도선 중 한 개가 변화되면 데이터 도착을 의미하며, 이 때 데이터 송신부는 응답신호(ack)를 발생시킨다.

그리고, 다음 데이터를 표현하기 위하여 현재 데이터와 다음 데이터 중간에 space 상태를 둔다. 이 space 상태는 data.t, data.f 도선 모두 ‘0’으로 표현하며, 데이터 송신부에서는 다음 데이터를 준비하기 위해 데이터 수신부의 응답신호 (ack)를 확인한 후, space 상태로 데이터를 전송한다.

도 3은 1 of 4 데이터 인코딩 방식의 2비트 데이터 전송 예를 나타낸 것으로, 도 3a는 타이밍도이고, 도 3b는 데이터 정의 테이블이다.

도 3의 데이터 전송 방식은 도 2의 이중선 데이터 인코딩 방식과는 달리, 2비트의 데이터의 가능한 표현 ‘00’, ‘01’, ‘10’, ‘11’을 4개의 도선 중 한 개의 변화로 표현한다.

즉, 도 3b의 표와 같이 4개의 도선 data0, data1, data2, data3에 대하여 data0이 논리값 ‘1’일 때 유효 데이터 ‘00’, data1이 논리값 ‘1’일 때 유효데이터 ‘01’, data2와 data3이 각각 논리값 ‘1’일 때 유효 데이터 ‘10’과 ‘11’을 표현한다.

1 of 4 데이터 인코딩 방식도 이중선 데이터 인코딩 방식과 마찬가지로 space 상태가 필요하며 4개의 도선이 모두 논리값 ‘0’일 때를 space 상태로 표현한다.

전술한 도 2와 도 3의 데이터 전송 방법은 모두 응답신호(ack)가 따로 필요 없고 space 상태에서 인코딩된 데이터의 변화가 유효 데이터의 도착을 의미하므로, 도선의 지연시간에 관계없이 안정된 데이터 전송을 수행할 수 있다.

그러나, 이러한 데이터 전송 방법은 N 비트의 데이터 전송에 물리적으로 2N+1개의 도선이 필요하므로, 도선으로 인한 디자인의 복잡도(Complexity)를 더욱 증가시킬 수 있고, 특히 DSM(Deep-Submicron) 환경 하에서 누화 현상(Cross-Talk)의 영향으로 전송속도가 떨어질 수 있다는 문제점이 발생한다.

따라서, 본 발명은 이와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 도선의 길이에 따른 전송 지연시간에 무관하게 데이터를 전송할 수 있는 지연시간 무관 데이터 전송방식의 4 위상 핸드셰이크 프로토콜을 지원하고, 도선수의 증가로 인한 설계 복잡성을 줄이기 위해 기존의 지연시간 무관 데이터 전송방식에 비해 요구되는 도선의 수를 획기적으로 줄일 수 있는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로를 제공함에 본 발명의 목적이 있다.

또한, 본 발명의 다른 목적은 기존 데이터 전송 방식에 비해 성능과 전력소비 특성을 크게 향상시키고, 전류모드 다치논리를 인코딩 및 디코딩화하여 구현한 전류모드 다치논리를 이용한 지연무관 데이터 전송회로를 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은, 데이터 송신부의 입력 요구신호 및 데이터신호를 데이터 수신부에 전송하는 지연무관 데이터 전송회로에 있어서, 상기 데이터 송신부에서 발생한 전압 레벨의 데이터신호와 요구신호의 입력에 응답하여 전류 레벨의 신호로 변환된 신호를 출력하는 인코더; 및 상기 인코더에서 출력된 상기 전류 레벨의 신호를 전압 레벨의 신호로 복원하고, 복원된 전압 레벨의 신호로부터 데이터신호와 요구신호를 추출하여 상기 데이터 수신부에 출력하는 디코더;를 포함하여 이루어지는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로에 의해 달성된다.

상기 지연무관 데이터 전송회로는, 데이터 송신부와 데이터 수신부 사이에 이진 전압량의 데이터를 전류량으로 코딩하는 인코더와, 데이터 정보를 내포한 전류량을 다시 이진 전압량으로 복원하는 디코더를 포함하여 N+1개의 도선을 사용하여 N비트의 데이터신호 및 요구신호를 전송할 수 있도록 한다.

여기서, 인코더는 입력 데이터의 코딩에 필요한 기준 전류(Reference Current)를 발생시키기 위한 인코더용 기준 전류원(Current Source)과 인코더용 전류 미러(Current Mirror) 회로, 전압모드의 입력 데이터를 전류로 변환하는 인코더용 전압/전류 변환 회로를 포함한다.

또한, 디코더는 입력 기준 전류의 검출에 필요한 임계 전류(Threshold Current)를 발생시키기 위한 디코더용 임계 전류원과 디코더용 임계 전류 미러 회로, 입력 전류를 배분하기 위한 디코더용 입력 전류 미러 회로, 그리고 두 전류 미러 회로의 각 드레인(Drain) 단자의 전압 변화를 이용하여 원래의 입력 전압 값을 복원하기 위한 디코더용 전류/전압 변환 회로를 포함한다.

본 발명의 실시예 설명에 앞서 다치논리 회로에 대해 설명하면 다음과 같다.

우선, 본 발명에서는 도선의 수를 감소시키고 전송 속도의 안정화를 유지시키기 위해 다치논리(Multiple-Valued Logic) 회로를 채용한다. 상기 다치논리 회로는 2치 논리와 아날로그 신호처리의 혼합된 형식으로, 잡음에 강한 2치 논리의 장점은 유지하면서 보다 많은 정보를 처리할 수 있는 아날로그 신호의 장점을 이용한 것이다.

또한, 다치논리 회로는 하나의 신호선에 동시에 두 비트 또는 그 이상의 신호를 전송함으로써 전체 시스템의 상호 연결 단자수를 줄이고 동작 게이트와 트랜지스터 그리고 신호선의 수를 감소시켜 시스템의 성능을 향상시킬 수 있다.

한편, 다치논리 회로를 구현할 때, 표현하는 데이터의 종류에 따라서 전압모드 방식과 전류모드 방식이 있다. 초기의 다치논리 회로는 전압모드 방식을 사용하였는데, 전압모드 방식은 전압 ‘0’과 공급 전압 사이 중간에 레벨을 설정하고 각 레벨에 따라 데이터를 구분한다.

그러나, 회로 설계시의 공급 전압이 계속 낮아지고 있는 상황에서 전압모드 방식을 사용한 다치논리 회로는 잡음 마진(Noise Margin) 특성이 좋지 않다. 따라서, 최근 전류모드 다치논리 회로가 주로 적용되고 있으며, 전류모드 방식은 전류량을 조절하여 레벨을 설정하고 데이터를 표현한다. 이러한 전류모드 방식은 설계자가 다양하게 전류량을 조절할 수 있으므로 잡음 마진에 뛰어난 다치논리 회로를 구성할 수 있다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

이하에서, 각 도면의 구성요소들에 대한 참조부호는 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기하였다. 또한, 이하의 설명에서 구체적인 회로의 구성소자 등 특정 사항들은 본 발명의 전반적인 이해를 돕기 위해서 특정된 것이며, 본 발명의 실시는 실시예의 특정된 사항들에 한정되지 않음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.

그리고, 본 발명을 설명함에 있어서, 본 발명의 기술과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하였다.

도 4는 본 발명의 일 실시예에 따른 지연무관 데이터 전송회로를 설명하기 위한 블록도이다.

도시된 바와 같이, 본 발명의 지연무관 데이터 전송회로는 데이터 송신부(10)와, 인코더(Encoder, 100), 디코더(Decoder, 200) 및 데이터 수신부(20)로 구성된다.

상기 데이터 송신부(10)는 요구신호(req) 및 데이터신호(data)를 전송한다.

상기 인코더(100)는 데이터 송신부(10)로부터 전압 레벨의 데이터신호(data)와 요구 신호(req)를 입력받아, 이에 대한 응답으로 이들 신호를 전류 레벨의 신호로 변환한 신호(Iin)를 출력하여 데이터 전송을 도선의 지연시간에 무관하게 수행한다.

디코더(200)는 상기 인코더(100)로부터 출력된 상기 전류 레벨의 신호(Iin)를 전압 레벨의 신호로 복원하고, 복원된 전압 레벨의 신호로부터 다시 원래의 신호로 복원한 데이터신호(data_out)와 요구 신호(req_out)를 출력한다.

그리고, 데이터 수신부(20)는 상기 디코더(200)에서 출력된 데이터신호(data_out)와 요구신호(req_out)의 입력에 응답하여 응답신호를 상기 데이터 송신부(10)로 전송한다.

데이터 전송 과정에서는 3개의 전류 레벨에 따라 “데이터 1 전송”, “데이터 0 전송”, space 상태를 표현하여 결과적으로 N+1개의 도선으로 N비트의 데이터 전송을 수행하며, 상기 인코더(100)와 디코더(200)의 회로는 전류모드 다치논리(Current-Mode Multiple-Value Logic)를 이용하여 구현되며 이를 도5를 통해 설명하면 다음과 같다.

도 5는 본 발명에 따른 지연무관 데이터 전송회로의 일 실시예도로서, 도 4에 도시된 인코더(100) 및 디코더(200)의 바람직한 실시예를 도시하였다.

도시된 바와 같이, 실시예에서는 1비트 데이터에 대한 인코더(100) 회로를 나타내었으며, 인코더(100) 회로는 인코더용 기준 전류원(110), 인코더용 기준 전류 미러 회로(120), 인코더용 전압/전류 변환 회로(130)를 포함하여 구성된다.

상기 인코더용 기준 전류원(110)은 정전류 Is를 생성하며, 인코더용 기준 전류 미러 회로(120)는 상기 정전류 Is의 레벨에 따라 소정 레벨의 기준 전류 2I, I를 생성한다.

이때, 상기 전류원(110)과 전류 미러 회로(120)는 기준전류 제공수단(Reference Current Generator)으로서 동작한다.

그리고, 인코더용 전압/전류 변환 회로(130)는 인코더에 입력되는 전압 레벨의 요구신호(req)와 데이터신호(data)의 입력에 응답하여, 상기 인코더용 기준 전류 미러 회로(120)에서 생성된 상기 소정 레벨의 기준 전류 2I, I를 선택한다.

한편, 상기 회로에 포함되는 각 트랜지스터들의 구성이나 논리는 회로특성을 고려하여 달리 구현될 수도 있을 것이다.

상기 인코더(100) 회로를 보다 상세히 설명하면 다음과 같다.

상기 전류원(110)은 P형 트랜지스터(P-Type Transistor) P0과 N형 트랜지스터(N-Type Transistor) N0로 구성되어, 일정한 전류(Is)를 생성시키는 전류원(Current-Source) 역할을 수행한다.

상기 전류원(110)을 구성하는 P0과 N0에서 드레인(Drain)과 소스(Source) 사이의 전압은 게이트(Gate)와 소스 사이의 전압과 같으므로, 전류원(110)은 항상 포화영역(Saturation Region)에서 동작하여 공통노드(Common Node)로서의 드레인에는 일정레벨의 정전류(Is)가 흐르게 된다.

그리고, 전류 미러(Current Mirror) 회로(120)는 P형 트랜지스터 P1과 P2로 구성되어, 상기 정전류(Is)가 전류 미러 회로(120)를 구성하는 각 트랜지스터의 드레인에 복사(Duplication)되면, 전류 미러 회로(120)는 트랜지스터 P1과 P2의 채널폭(Channel Width)과 채널길이(Channel-Length)의 비율(Ratio)에 따라 각 드레인에 흐르는 전류량을 조절하여 전류 레벨을 의미하는 기준 전류(reference Current) 2I, I를 각각 생성시킨다.

다음, 전압/전류 변환 회로(130)는 N형 트랜지스터 N1, N2, N3로 구성되며, 상기 각 N형 트랜지스터는 인코더(100) 회로의 입력 신호인 요구신호(req)와 데이터신호 (data)를 조합하여 전류 미러(120)에서 생성된 기준 전류 2I, I를 선택하여 특정 전류량으로 맵핑(Mapping)한다.

상기 입력 신호인 요구신호(req)와 데이터신호(data)의 조합을 전류량에 맵핑한 값을 다음과 같이 표 1에 나타내었다.

요구 신호(req)	0	1	1
데이터신호(data)	0 또는 1	0	1
기준 전류	I	0I	2I
(A, B)	(0, 1)	(1, 1)	(0, 0)

상기 표 1에서와 같이, 4 위상 핸드셰이크 프로토콜에서는 요구신호(req)가 전압 레벨로 ‘1'일 때, 데이터 값이 의미가 있으므로, 이때 데이터가 ‘0’인 경우를 0I에, 데이터가 ‘1’인 경우를 2I에 할당하고, 중간값 I를 space 상태인 요구신호(req) '0'으로 맵핑한다.

도 5의 전압/전류 변환 회로(130)를 참조하면, 각각의 입력 신호 값에 따라 요구신호(req)가 ‘0’일 때, N형 트랜지스터 N3은 ON 상태가 되어 P2 드레인의 전류인 I가 포트(Port) Iin에 출력되고, N1은 OFF 상태가 되어 N2의 상태에 상관없이 P1 드레인의 전류 2I는 출력되지 않는다.

요구신호(req)가 ‘1’이고 데이터신호가 ‘0’일 때는, N3이 OFF 상태가 되어 P2드레인의 기준 전류 I는 출력되지 않으며, P1 드레인의 전류인 2I는 N1이 ON 상태가 된다 할지라도 N2가 OFF 상태이므로 마찬가지로 출력되지 않아 포트 Iin에는 0의 전류가 출력된다.

요구신호(req)가 ‘1’이고 데이터신호가 ‘1’일 경우에는, N3이 OFF 상태가 되고 N1과 N2가 ON 상태가 되어 2I가 출력된다. 맵핑(Mapping)된 전류량 생성을 위해 P1이 P2보다 2배 더 크게 설계되어야 하고, 이를 위해 트랜지스터 P1과 P2의 채널 폭(Width)과 채널 길이(Length)를 변화시켜 전류량을 조절한다.

한편, 상기와 같은 인코더(100) 회로에서 발생된 전류는 도선(300)을 통하여 디코더(200) 회로에 전달된다. 도면에서와 같이, 단지 한 개의 도선으로 도선의 지연시간(Delay Time)에 무관하게 1비트 데이터 전송이 가능하다.

상기 디코더(200) 회로는, 디코더용 임계 전류원(210)과, 디코더용 임계 전류 미러 회로(220)와, 디코더용 입력 전류 미러 회로(230)와, 디코더용 전류/전압 변환 회로(240)로 구성된다.

상기 디코더용 임계 전류원(210)은 정전류를 생성하고, 디코더용 임계 전류 미러 회로(220)는 상기 전류원(210)의 정전류의 레벨에 응답하여 입력 기준전류 검출에 필요한 소정 레벨의 임계 전류 0.5I, 1.5I를 생성한다. 즉, 상기 전류원(210)과 임계 전류 미러 회로(220)는 기준전류 제공수단(Reference Current Generator)으로서 동작한다.

그리고, 디코더용 입력 전류 미러 회로(230)는 상기 인코더(100)로부터 입력된 입력 전류 Iin의 레벨에 응답하여, 상기 디코더용 임계 전류 미러 회로(220)에서 생성된 상기 임계 전류 0.5I, 1.5I를 차분한다.

디코더용 전류/전압 변환 회로(240)는 상기 차분된 임계 전류를 검출하여, 상기 차분 전류에 의한 전압 입력 값을 복원한다.

한편, 상기 디코더(200) 회로의 구성은 최적으로 구성한 실시예로서, 각 트랜지스터들의 구성이나 논리는 회로특성을 고려하여 달리 구현될 수도 있을 것이다.

상기와 같은 디코더(200) 회로를 보다 상세히 설명하면 다음과 같다.

인코더(100)에서의 경우와 마찬가지로, 도면에서의 트랜지스터 N4, P3, P4, P5는 전류원(210)및 임계 전류 미러 회로(220)를 구성한다.

그리고, 입력 전류를 받는 트랜지스터 N7에 의해서 입력 전류는 입력 전류 미러 회로(230)인 N5와 N6의 각 드레인에 인가되고, 입력 전류 미러 회로(230)는 P4, P5의 각 드레인과 연결됨으로써 전류 비교기 회로로서 동작한다.

상기 입력 전류 미러 회로(230)는 0I, I, 2I로 약속된 입력 전류와 P4와 P5에서 발생시킨 임계 전류(Threshold Current)간의 차분 전류(Differential Current)를 이용하여 입력 전류의 레벨을 감지한다.

이는, 입력 전류와 임계 전류의 차이에 따라 노드 A, B의 전압이 달라지는 것을 이용하여 다시 원래의 전압 레벨의 값을 복원할 수 있도록 하며, 이를 위해 임계 전류 0.5I와 1.5I를 P4, P5의 임계 전류 미러 회로(220)에서 생성시켜야 한다.

한편, Iin에 0I가 입력되면, 입력 전류 미러 회로(230)의 트랜지스터인 N5와 N6의 드레인에서는 전류를 Pull하지 않으므로, 노드 A, B에는 모두 전압 논리값 ‘1’이 유지된다.

그리고, 1I가 입력되었을 때는 N5의 드레인에서는 1I의 전류를 Pull하기 위해 0.5I의 임계 전류 모두를 사용하므로 노드 A에는 전압 논리 값 ‘0’을 갖지만, 노드 B에는 차분 전류가 존재하므로 전압 논리 값 ‘1’을 갖는다. 마찬가지로 2I의 입력 전류에 대해서는 노드 A, B 모두에 전압 논리 값 ‘0’을 갖는다.

각 입력 기준 전류에 대해서 다시 원래의 전압모드 입력을 추출하기 위해서는 노드 A, B의 전압 값을 이용한다. 앞서 제시한 표 1에서는 각 기준 전류에 다른 노드 A, B 값을 나타내고 있으며, 상기 노드 A, B 값에 다른 출력 신호(req_out, data_out)의 식을 구하면 아래의 수학식 1과 같다.

req_out = AB + !A!B = XNOR(A, B)

data_out = !B = INV(B)

상기한 수학식 1을 이용하여, 전류/전압 변환 회로(240)에서는 원래의 요구신호(req)와 데이터신호(data)의 입력 값을 복원하여 출력한다.

다음, 도 6은 본 발명의 지연무관 데이터 전송 방식에 따른 타이밍도이다.

데이터 송신부와 인코더 및 데이터 수신부와 디코더는 서로 인접하여 설계되므로 번들 데이터(Bundled Data) 방식의 데이터신호와 요구신호 사이의 시간 가정은 쉽게 만족시킬 수 있다.

데이터 송신부(10)에서 발생시킨 요구신호(req)와 데이터신호(data)에 의해 인코더(100)에서는 이를 전류로 변환하여 데이터 ‘1’에 대해서는 2I, 데이터 ‘0’에 대해서는 0I, 그리고 수신자의 응답 신호에 의한 space 상태에 대해서는 I의 전류 레벨을 포트 Iin에 출력시킨다.

그리고, 디코더(200)에서는 각각의 입력 전류 레벨에 따라 원래의 요구신호(req_out)와 데이터신호(data_out)를 복원하여 데이터 수신부(20)에 전달한다.

도면에서와 같이, ‘1’, ‘0’, ‘1’의 순서로 데이터를 전송할 때 포트 Iin의 상태는 이중선 데이터 인코딩 방식이나 1 of 4 데이터 인코딩 방식처럼 space, 데이터 1 전송, space, 데이터 0 전송, space, 데이터 1 전송, space로 변하게 된다.

그리고, 인코더(100)와 디코더(200) 사이의 도선의 길이에 상관없이 디코더(200)에서 데이터를 복원하는데 필요한 전류량을 검출하게 되면 데이터 복원이 가능하므로 도선의 지연시간에 관계없이 안정된 데이터 전송이 가능하며, 도 4 및 도 6에서와 같이 전송 데이터 비트 수만큼의 도선이 사용되므로 기존의 방식에 비해 도선 수 증가로 인한 설계 복잡도(Complexity)를 감소시킬 수 있다.

다음, 도 7은 본 발명의 지연무관 데이터 전송회로의 특성을 시뮬레이션하기 위해 구현된 블록도이고, 도 8은 도7의 블록도에 따라 설계된 본 발명의 지연무관 데이터 전송회로의 시뮬레이션 결과인 타이밍도이다.

도 7과 같은 환경에서, 다양한 길이의 도선(Wire)이 갖는 성능과 전력소비는 0.25 um의 공정기술 레벨에서 측정하였고, 입력 데이터신호(data_in)로부터 복원 데이터신호(data_out)까지의 평균 지연시간은 HSPICE 시뮬레이션으로 측정되었다.

또한, RMS(Root Mean Square)전력소모는 NanoSim tool로 측정하였으며, 저전력 소비를 위해 각 인코더(100) 및 디코더(200)의 전류원으로부터 발생하는 Is가 가능한 한 작은 레벨로 유지되도록 하고, 각 인코더(100) 및 디코더(200)의 전류미러가 Is를 높여 기준전류 I, 2I를 생성하도록 하였다.

그리고, 본 발명에 의한 지연무관 데이터 전송회로는 초기화부터 저전원 전압 하에서 안정한 동작을 수행하기 때문에, 2.5V(Volt) 대신에 2V를 사용하였으며, 도 7의 특성을 도 8을 참조하여 확인해 보면, 2비트 입력데이터 data_in0, data_in1을 Iin0, Iin1으로 전류변환하고, 원래의 데이터는 모든 이용 가능한 2비트 데이터 패턴(Data Patterns)으로 복원된다.

다음, 도 9는 본 발명에 따른 지연무관 데이터 전송 방식과 기존 방식의 시간지연 및 전력소비 특성을 도선 길이에 따라 비교한 시뮬레이션 결과도이다.

도 9는 본 발명에 의한 다치논리 방식이 적용된 지연무관 데이터 전송회로의 시간지연 및 전력소비 특성(delay_mvl, power_mvl)을 기존의 이중선 데이터 인코딩방식의 특성(delay_dual, power_dual) 및 1 of 4 데이터 인코딩 방식의 특성(delay_four, power_four)과 동일한 시뮬레이션 환경 하에서 도선 길이에 따른 특성을 비교한 결과를 보여주고 있다.

특히, 이중선 데이터 인코더 방식과 1 of 4 데이터 인코딩 방식들의 시뮬레이션 환경에서 필요한 각 도선(wire)의 개수가 2비트 데이터 경우의 도 7과 같은 구조를 고려하면 2배가 됨을 주목하여야 할 것이다.

도 9에서 나타나듯이, 본 발명에 의한 다치논리가 적용된 회로는 2mm 또는 그 이상 긴 다른 도선을 사용한 방식들보다 월등한 시간지연 성능을 보이며, 4mm 이상의 도선이면, 본 발명에 의한 다치논리의 지연무관 데이터 전송회로는 이중선 데이터 인코딩 방식보다 상대적으로 저전력을 소비한다.

도 9에서 나타난 바와 같이, 본 발명에 의한 다치논리의 지연무관 데이터 전송회로는 4mm 이상의 길이를 가진 도선을 사용한 다른 방식들보다 시간지연 및 저전력 특성이 우수하다.

이상에서와 같이, 본 발명의 명세서에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

따라서, 본 발명의 전류모드 다치논리를 이용한 지연무관 데이터 전송회로 는 4 위상 핸드셰이크 프로토콜을 지원하는 지연시간 무관 데이터 전송방식을 이용하여 데이터 송신부와 데이터 수신부 사이에서 통신을 수행함으로써, 도선의 길이에 무관하게 데이터를 안전하게 전송할 수 있고, N 비트의 데이터를 전송하는 경우 2N+1개의 도선을 사용하였던 기존의 방법에 비해 N+1개의 도선으로 구현이 가능하므로 대용량의 시스템 온 칩 설계 시에 도선 수 증가로 인한 설계의 복잡도를 크게 감소시킬 수 있다.

또한, 본 발명은 도선 수 감소로 인한 전력 소모 감소 및 도선의 커플링(coupling) 효과로 인한 누화 현상(cross-talk) 방지에도 탁월한 효과를 기대할 수 있다.

도 1은 번들 데이터(Bundled Data) 방식을 이용한 데이터 전송 방식의 타이밍도,

도 2a는 이중선 데이터 인코딩 방식을 이용한 지연무관 데이터 전송 방식의 타이밍도,

도 2b는 도 2a에서의 데이터 정의 테이블,

도 3a는 1 of 4 데이터 인코딩 방식을 이용한 지연무관 데이터 전송 방식의 타이밍도,

도 3b는 도 3a에서의 데이터 정의 테이블,

도 4는 본 발명의 일 실시예에 따른 지연무관 데이터 전송회로를 설명하기 위한 블록도,

도 5는 본 발명에 따른 지연무관 데이터 전송회로의 일 실시예도,

도 6은 본 발명의 지연무관 데이터 전송 방식에 따른 타이밍도,

도 7은 본 발명의 지연무관 데이터 전송회로의 특성을 시뮬레이션하기 위한 구현 블록도,

도 8은 도7의 블록도에 따라 설계된 본 발명의 지연무관 데이터 전송회로의 시뮬레이션 결과도,

도 9는 본 발명에 따른 지연무관 데이터 전송 방식과 기존 방식의 시간지연 및 전력소비 특성을 도선 길이에 따라 비교한 시뮬레이션 결과도이다.

＜도면의 주요 부분에 대한 부호의 설명＞

100: 인코더 110: 인코더용 기준 전류원

120: 인코더용 기준 전류 미러 회로 130: 인코더용 전압/전류 변환 회로

200: 디코더 210: 디코더용 임계 전류원

220: 디코더용 임계 전류 미러 회로 230: 디코더용 입력 전류 미러 회로

240: 디코더용 전류/전압 변환 회로 300: 도선

Claims

데이터 송신부의 입력 요구신호 및 데이터신호를 데이터 수신부에 전송하는 지연무관 데이터 전송회로에 있어서,

상기 데이터 송신부에서 발생한 전압 레벨의 데이터신호와 요구신호의 입력에 응답하여 전류 레벨의 신호로 변환된 신호를 출력하는 인코더; 및

상기 인코더에서 출력된 상기 전류 레벨의 신호를 전압 레벨의 신호로 복원하고, 복원된 전압 레벨의 신호로부터 데이터신호와 요구신호를 추출하여 상기 데이터 수신부에 출력하는 디코더;

를 포함하여 이루어짐을 특징으로 하는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로.
제 1 항에 있어서,

상기 인코더는,

일정 레벨의 기준 전류를 생성하는 인코더용 기준 전류원 및 인코더용 기준 전류 미러 회로와;

상기 인코더에 입력되는 전압 레벨의 요구신호와 데이터신호의 입력에 응답하여, 상기 인코더용 기준 전류 미러 회로에서 생성된 상기 일정 레벨의 기준 전류를 선택하는 인코더용 전압/전류 변환 회로;

를 포함하여 이루어짐을 특징으로 하는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로.
제 2 항에 있어서,

상기 인코더용 기준 전류 미러 회로는,

상기 인코더용 기준 전류원에서 생성된 전류 값으로부터 서로 상이한 제1 레벨의 기준 전류 및 제2 레벨의 기준 전류를 생성하기 위한 하나 이상의 모스트랜지스터를 포함하여 이루어짐을 특징으로 하는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로.
제 3 항에 있어서,

상기 각 모스트랜지스터의 채널폭과 길이는 상기 제1 레벨의 기준 전류가 상기 제2 레벨의 기준 전류의 2배의 전류 레벨을 갖도록 설정되는 것을 특징으로 하는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로.
제 3 항에 있어서,

상기 인코더용 전압/전류 변환 회로는,

상기 인코더에 입력되는 상기 요구신호와 데이터신호의 조합에 따라 상기 인코더용 기준 전류 미러 회로에서 생성된 제1 및 제2 레벨의 기준 전류를 맵핑하여, 상기 제1 기준 레벨, 상기 제2 기준레벨의 전류 값으로 출력하는 하나 이상의 모스트랜지스터를 포함하여 이루어짐을 특징으로 하는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로.
제 1 항에 있어서,

상기 디코더는,

입력 기준전류 검출에 필요한 소정 레벨의 임계 전류를 생성하기 위한 디코더용 임계 전류원 및 디코더용 임계 전류 미러 회로와;

상기 인코더로부터 입력된 입력 전류의 레벨에 응답하여, 상기 디코더용 임계 전류원 및 디코더용 임계 전류 미러 회로에서 생성된 상기 임계 전류를 차분하는 디코더용 입력 전류 미러 회로; 및

상기 차분된 임계 전류를 검출하여, 상기 차분 전류에 의한 전압 입력 값을 복원하는 디코더용 전류/전압 변환 회로;

를 포함하여 이루어짐을 특징으로 하는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로.
제 6 항에 있어서,

상기 임계 전류 미러 회로는,

상기 인코더용 기준 전류 미러 회로에서 생성된 전류레벨의 신호를 검출할 수 있도록, 생성전류의 레벨값을 다르게 출력하는 하나 이상의 모스트랜지스터를 포함하여 이루어짐을 특징으로 하는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로.
제 1 항에 있어서,

상기 데이터 전송회로는,

전송 데이터 비트 수만큼의 도선을 사용하여 신호를 전송하는 것을 특징으로 하는 전류모드 다치논리를 이용한 지연무관 데이터 전송회로.