KR100791229B1

KR100791229B1 - 낮은 정전기 전력을 소모하는 지연 무관 데이터 전송 장치

Info

Publication number: KR100791229B1
Application number: KR1020060119056A
Authority: KR
Inventors: 오명훈; 김성운; 김명준
Original assignee: 한국전자통신연구원
Priority date: 2006-11-29
Filing date: 2006-11-29
Publication date: 2008-01-03
Also published as: US20080123765A1; US7885254B2

Abstract

본 발명은 낮은 정전기 전력을 소모하는 지연 무관 데이터 전송 장치에 관한 것으로, 데이터 송신부의 입력 요구신호와 데이터 신호를 입력받아 전류 레벨로 인코딩하여 전송하는 임의의 자연수 N개의 제1 인코더와, 상기 제1 인코더로부터 입력된 전류 레벨 신호를 전압 레벨 신호로 복구하는 N개의 제1 디코더를 포함하는 지연 무관 데이터 전송 장치에 있어서, 상기 요구 신호를 요구신호 입력단과 데이터 신호 입력단으로 입력받아 전류 레벨의 신호를 출력하는 제2 인코더; 상기 제2 인코더로부터 전달된 전류 레벨 신호가 2I 레벨인 경우에 완료 신호를 출력하는 제2 디코더; 및 상기 제2 디코더로부터 완료 신호가 입력되면, N 비트의 데이터 신호를 래치하기 위한 래치 인에이블 신호를 출력하는 요구신호 처리수단을 포함하고, 상기 제1 인코더는, 상기 데이터 송신부로부터 입력된 요구 신호에 따라 스페이스 상태를 알리는 '0' 레벨의 전류를 출력하고, 상기 데이터 송신부로부터 입력된 요구 신호가 활성인 상태에서 데이터 신호가 '0'인 경우 I 레벨의 전류를, 데이터 신호가 '1'인 경우 2I 레벨의 전류를 각각 출력하는 것을 특징으로 한다.

지연, 무관, DI, 데이터, 전송, GALS, 인코더, 디코더, 다치, 논리

Description

낮은 정전기 전력을 소모하는 지연 무관 데이터 전송 장치{Low Static Powered Delay Insensitive Data Transfer Apparatus}

도 1은 본 발명이 적용되는 데이터 전송 시스템의 블록 구성도,

도 2는 도 1의 데이터 전송 시스템에서의 각 신호의 발생 흐름을 설명하기 위한 도면,

도 3은 본 발명에 따른 인코딩 방식을 설명하기 위한 도면,

도 4는 본 발명에 따른 인코더의 상세 회로 구성도,

도 5는 본 발명에 따른 디코더의 상세 회로 구성도,

도 6은 입력 전류 상태 변화와 출력값을 설명하기 위한 도면,

도 7은 본 발명에 따른 N비트 데이터 전송 장치의 블록 구성도,

도 8은 2 비트 데이터에 대한 전송 수행 시뮬레이션 결과를 나타낸 도면,

도 9는 32 비트 데이터 전송의 소모 전력 비교를 나타낸 도면이다.

*도면의 주요 부분에 대한 부호의 설명

본 발명은 낮은 정전기 전력을 소모하는 지연 무관 데이터 전송 장치에 관한 것으로, 더욱 자세하게는 GALS(Globally Asynchronous Locally Synchronous) 시스템에 필수적인 지연 무관(DI: Delay Insensitive) 데이터 전송 장치에 관한 것이다.

최근 공정기술의 급격한 발달로 집적할 수 있는 소자의 수와 칩의 크기가 증가함에 따라 도선의 배선 단계가 복잡해지고 있다. 따라서, 과거에 문제가 되지 않았던 도선의 수, 길이와 여러 도선들 사이의 지연 가변성이 칩 전체의 올바른 동작을 위한 설계의 가장 큰 요소가 되고 있다. 이러한 환경에서 종래의 단일 클록으로 도선의 지연 시간을 고려하여 칩 전체를 구동하는 설계 방식의 문제점을 해결하기 위해 시스템 온 칩(SoC: System on Chip) 설계에 GALS(Globally Asynchronous Locally Synchronous) 시스템을 적용하기 위한 연구가 활발히 진행되고 있다.

GALS 시스템은 독립적인 클록으로 구동되는 여러 개의 모듈들을 비동기식 핸드세이크(Handshake) 프로토콜을 사용하여 통합함으로써, 모듈들 사이의 데이터 전송을 수행한다. 따라서, GALS 시스템에서는 반도체 칩 내부의 도선의 길이에 상관 없이 데이터를 안정적으로 전달할 수 있는 지연 무관 데이터 전송 기법이 필수적으로 요구된다.

대표적인 지연 무관 데이터 전송 방식으로 dual-rail 방식과 1-of-4 방식이 제안되었다. 하지만, 이들 방식은 N 비트 데이터 전송에 2N+1개의 도선이 필요하므로, 늘어난 도선의 수로 인해 전력 소모나 설계 복잡도가 증가 될 수 있다. 한편, 지연 무관 데이터 전송 방식에 대한 연구와는 별도로, 데이터 전송에 필요한 도선의 수를 줄이기 위해 다치 논리 회로를 이용한 연구가 수행되었다. 다치 논리 회로를 사용한 데이터 전송 방식에 관련된 대표적인 관련 발명들을 다음에서 설명한다.

대한민국 등록특허공보 10-447217호(발명의 명칭: 새로운 배선시스템용 신호전송 및 수신장치)는 집적 회로내의 다수의 기능 블록간에서 하나의 도선을 통해 여러 개의 다른 종류의 신호를 동시에 보냄으로써, 배선이 점유하는 면적을 감소시킬 수 있는 새로운 배선 시스템용 신호전송 및 수신 장치를 제안하고 있다. 이론적으로 N 비트의 데이터 전송 시, 도선 1개에 2^N 개의 삼각 펄스 형태의 전압치를 인코딩하여 전송하고, 인코딩된 전압치를 수신회로에서 감지하여 데이터를 복원함으로써, 배선에 필요한 도선의 수를 감소시켜 전체적으로 집적회로의 면적을 줄일 수 있다. 그러나, 도선에 인코딩할 수 있는 전압치의 수가 늘어날수록 복호화해야 하는 논리의 수가 증가하여 수신회로의 복잡도가 크게 증가될 수 있으므로 줄일 수 있는 도선의 수가 한정되어 있다. 그리고, 집적 회로 내의 공급전압이 낮아지고 있는 추세에서, 특허 10-447217호에서 사용하는 전압을 이용한 다치 논리 회로 기술은 수신회로에서 전압의 잡음 마진 특성이 악화될 수 있다.

한편, 미국공개특허공보 2003-0107411호(발명의 명칭:Low power NRZ interconnect for pulsed signaling)에서는 전압 대신 전류 모드 다치 논리 회로를 사용한 발명이 제시되었다. 즉, 미국공개특허공보 2003-0107411호는 입력 데이터 신호 전달을 차동 전송 선로의 펄스 형태로 전송하는 것으로, 전압 레벨의 입력의 상승(rising) 에지, 하강(falling) 에지를 감지하여 인코딩하고, 이를 전류 레벨로 바꾸어 전송한다. 마찬가지로 수신단에서는 전류 레벨을 차동 증폭기를 이용하여 전압 레벨로 바꾸어 디코딩하게 된다. 미국공개특허공보 2003-0107411호는 Return-to-zero 형태의 데이터를 전송함으로써 발생하는 전력 소모를 줄이기 위해, 전류 레벨의 차동 전송 선로를 사용하였다. 그러나, 이는 N 비트 데이터 전송에 2N개의 선로가 필요하게 되어, 도선의 수를 줄이는 데는 효과가 없다. 또한, 이 발명에서 제시한 방법은 보드상에서 칩간의 인터페이스에 적용될 수 있지만, 칩내의 모듈간 데이터 전송에는 적합하지 않다.

이상에서 설명한 대한민국 특허 10-447217호와 미국 공개특허 2003-0107411호의 목적은 각각 도선의 수를 줄여 배선 점유 면적을 감소시키는 것과 칩간 인터페이스시의 전력소모 감소에 있다. 그러나, 지연 무관 전송에 필요한 핸드세이크 프로토콜을 지원하기 위한 기능을 제공하지 않기 때문에 GALS 시스템에 적용할 수 없는 단점이 있다.

지연 무관 전송을 지원하고 궁극적으로 지연 무관 전송에 필요한 도선의 수를 줄이기 위해 다치 논리 회로를 적용한 방식이 제안되었다. 대한민국 등록특허공보 10-609368호는 전류 모드 다치 논리 회로를 이용한 지연 무관 데이터 전송 장치를 제시하고 있는데, 이는 전류모드 다치 논리 회로를 사용하여 공급전압의 잡음 마진에 영향을 받지 않으면서, 한 도선에 3개의 논리를 표현하였기 때문에 N 비트 데이터 전송에 N+1개의 도선으로 회로 설계가 가능하고, 데이터 전송을 위한 동기 화 회로를 지원하여 GALS 시스템에도 적용할 수 있다. 더구나, 이는 기존의 전송 무관 데이터 전송 방식과 비교하여 줄어든 도선 수만큼 배선 면적과 전력 소모를 줄일 수 있다. 하지만, 대한민국 특허 10-609368호는 정전기(static) 전력의 비중이 크기 때문에 데이터 전송 속도가 낮을수록 전력 소모 측면에서 취약하고, 심지어 데이터가 전송되지 않는 휴지 모드에서도 상당량의 전력을 소비한다. 이는 도선의 수를 줄여서 전력 소모 감소에도 기여하고자 하는 목적과 상반되는 것으로 오히려 전력 소모 측면에서 역효과를 가져올 수 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 본 발명은 인코딩 회로를 새롭게 제시하여 정전기 전력을 획기적으로 줄일 수 있는 데이터 전송 장치를 제공하는데 그 목적이 있다.

본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

상기 목적을 달성하기 위한 본 발명은, 데이터 송신부의 입력 요구신호와 데이터 신호를 입력받아 전류 레벨로 인코딩하여 전송하는 임의의 자연수 N개의 인코 더와, 상기 인코더로부터 입력된 전류 레벨 신호를 전압 레벨 신호로 복구하는 N개의 디코더를 포함하는 지연 무관 데이터 전송 장치에 있어서, 상기 인코더는, 임의의 I 레벨과 임의의 2I 레벨의 전류를 생성하는 기준 전류 생성수단; 및 상기 데이터 송신부로부터 입력된 요구 신호에 따라 스페이스 상태를 알리는 '0' 레벨의 전류를 출력하며, 상기 데이터 송신부로부터 입력된 요구 신호가 활성인 상태에서 데이터 신호가 '0'인 경우 I 레벨의 전류를, 데이터 신호가 '1'인 경우 2I 레벨의 전류를 각각 출력하는 인코더용 전압/전류 변환수단을 포함하고, 상기 디코더는, 임의의 제1 임계 전류와 임의의 제2 임계 전류를 생성하는 임계 전류 생성수단; 상기 인코더로부터 입력된 입력 전류의 레벨에 응답하여 상기 임계 전류 생성수단에 의해 생성된 제1 및 제2 임계 전류를 차분하는 디코더용 입력 전류 미러회로; 및 상기 차분된 임계 전류를 검출하여, 상기 차분 전류에 의한 전압 입력 값을 복원하고, 복원된 전압 레벨의 신호로부터 데이터 신호와 요구 신호를 추출하는 디코더용 전류/전압 변환수단을 포함한다.

또한, 본 발명에 따른 데이터 전송 장치는, 데이터 송신부의 입력 요구신호와 데이터 신호를 입력받아 전류 레벨로 인코딩하여 전송하는 임의의 자연수 N개의 제1 인코더와, 상기 제1 인코더로부터 입력된 전류 레벨 신호를 전압 레벨 신호로 복구하는 N개의 제1 디코더를 포함하는 지연 무관 데이터 전송 장치에 있어서, 상기 요구 신호를 요구신호 입력단과 데이터 신호 입력단으로 입력받아 전류 레벨의 신호를 출력하는 제2 인코더; 상기 제2 인코더로부터 전달된 전류 레벨 신호가 2I 레벨인 경우에 완료 신호를 출력하는 제2 디코더; 및 상기 제2 디코더로부터 완료 신호가 입력되면, N 비트의 데이터 신호를 래치하기 위한 래치 인에이블 신호를 출력하는 요구신호 처리수단을 포함하고, 상기 제1 인코더는, 상기 데이터 송신부로부터 입력된 요구 신호에 따라 스페이스 상태를 알리는 '0' 레벨의 전류를 출력하고, 상기 데이터 송신부로부터 입력된 요구 신호가 활성인 상태에서 데이터 신호가 '0'인 경우 I 레벨의 전류를, 데이터 신호가 '1'인 경우 2I 레벨의 전류를 각각 출력하는 것을 특징으로 한다.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시 예를 상세히 설명하기로 한다.

도 1은 본 발명이 적용되는 데이터 전송 시스템의 블록 구성도이다.

지연 무관 데이터 전송 시스템은 데이터 송신부(11)와, 인코더(Encoder; 12)와, 디코더(Decoder; 13) 및 데이터 수신부(14)를 구비한다.

데이터 송신부(11)는 요구 신호(req_in) 및 데이터 신호(data_in)를 인코더(12)로 전송한다. 인코더(12)는 데이터 송신부(11)로부터 전압 레벨의 데이터 신호(data_in)와 요구 신호(req_in)를 입력받아, 이에 대한 응답으로 이들 신호를 전 류 레벨의 신호로 변환한 신호(Iout)를 출력하여 데이터 전송을 도선의 지연시간에 무관하게 수행한다.

디코더(13)는 인코더(12)로부터 출력된 상기 전류 레벨의 신호(Iin)를 전압 레벨의 신호로 복원하고, 복원된 전압 레벨의 신호로부터 다시 원래의 신호로 복원한 데이터 신호(data_out)와 요구 신호(req_out)를 출력한다.

그리고, 데이터 수신부(14)는 디코더(13)에서 출력된 데이터 신호(data_out)와 요구신호(req_out)의 입력에 응답하여 응답 신호(ack)를 상기 데이터 송신부(11)로 전송한다.

여기서 데이터 송신부(11)와 데이터 수신부(14)는 GALS 시스템의 지역 모듈이므로, 동기식 회로와 호환이 쉬운 4 위상 번들 데이터(4-phase bundled data) 프로토콜을 사용하며, 이진 전압 값을 전송 데이터 형태로 취한다. 인코더(12)와 디코더(13) 사이에서는 4 위상 지연 무관(4-phase DI) 프로토콜을 사용하고 전류 레벨의 데이터를 전송한다.

도 2는 도 1에 도시된 데이터 전송 시스템에서 각 신호들을 중심으로 각 기능 블록 사이에서의 신호 발생 흐름을 나타낸 것이다.

크게 데이터 '1' 전송과 데이터 '0' 전송으로 나눌 수 있고, 4 위상 번들 데이터 가정에 의해 데이터 송신부(11)에서 요구 신호(req_in)와 전송 데이터 종류에 따라 데이터 신호(data_in)가 발생되고, 이는 인코더에서 전류로 변환되어 디코더에 전달된다. 디코더에서는 다시 요구 신호(req_out)와 데이터 신호(data_out)로 전압 레벨의 신호를 복원하여 이를 데이터 수신부(14)로 전달하고, 데이터 수신 부(14)는 응답 신호(ack_out)를 데이터 송신부(11)로 전송하여, 데이터를 전송받았음을 알린다. 이후, 데이터 송신부에서는 space 상태(state)로 전환되어, 요구 신호(req_in)를 '0'로 만들고, 이는 다시 인코더에서 전류 레벨 '0'로 인코딩되어 지연 무관 전송 방식으로 디코더에 전달된다. 디코더에서는 마찬가지로 전류를 복호화 하여 space 상태를 데이터 수신부에 전달한 뒤, 응답 신호(ack_in) '0'를 통하여 한 싸이크을 종료한다.

도 3은 본 발명에 따른 인코딩 방식을 설명하기 위한 도면이다.

인코더와 디코더 사이에서의 데이터 전송 시에 데이터 '0' 전송과 데이터 '1' 전송을 각각 전류 레벨 I와 2I로 매핑한다. 본 발명에서는 정전기(static) 전력, 즉 휴지 상태에서도 소모되는 전력을 줄이기 위해, 도 2에서 설명한 space 상태를 전류 레벨 '0'으로 인코딩한다. 디코더에서는 임계(threshold) 전류 레벨인 1.5I와 0.5I를 기준으로 1.5I 이상이면 데이터 '1' 전송, 0.5I 이하이면 space 상태로 인식하고, 이 임계(threshold) 전류레벨 사이의 값은 데이터 '0'으로 인식한다. 그에 따른 1비트 데이터 전송에 필요한 인코더, 디코더의 상세 회뢰도는 도 4 및 도 5와 같다.

도 4는 본 발명에 따른 인코더의 상세 회로 구성도이다.

인코더는 인코더용 기준 전류원(101)과, 인코더용 기준 전류 미러 회로(102)와, 인코더용 전압/전류 변환 회로(103)를 포함한다.

인코더용 기준 전류원(101)은 정전류 Is를 생성하며, 인코더용 기준 전류 미러 회로(102)는 상기 정전류 Is의 레벨에 따라 소정 레벨의 기준 전류 2I와 I를 생 성한다. 그리고, 인코더용 전압/전류 변환 회로(103)는 인코더에 입력되는 전압 레벨의 요구 신호(req_in)와 데이터 신호(data_in)의 입력에 응답하여, 인코더용 기준 전류 미러 회로(102)에서 생성된 상기 소정 레벨의 기준 전류 2I와 I를 선택한다.

상기 인코더를 보다 상세히 설명하면, 인코더용 기준 전류원(101)은 P형 트랜지스터 P0과 N형 트랜지스터 N0로 구성되어, 일정한 전류(Is)를 생성시키는 전류원 역할을 수행한다. 상기 인코더용 기준 전류원(101)을 구성하는 트랜지스터 P0과 N0에서 드레인(Drain)과 소스(Source) 사이의 전압은 게이트(Gate)와 소스 사이의 전압과 같으므로, 기준 전류원은 항상 포화영역에서 동작하여 공통 노드(Common Node)로서의 드레인에는 일정레벨의 정전류(Is)가 흐르게 된다.

전류 미러(Current Mirror) 회로(102)는 P형 트랜지스터 P1과 P2로 구성되어, 상기 정전류(Is)가 전류 미러 회로(102)를 구성하는 각 트랜지스터의 드레인에 복사되면, 전류 미러 회로(102)는 트랜지스터 P1과 P2의 채널폭과 채널길이의 비율에 따라 각 드레인에 흐르는 전류량을 조절하여 전류 레벨을 의미하는 기준 전류 2I와 I를 각각 생성시킨다.

전압/전류 변환 회로(103)는 N형 트랜지스터 N1, N2, N3, N4와 인터버로 구성되며, 상기 각 N형 트랜지스터는 인코더의 입력 신호인 요구 신호(req_in)와 데이터 신호(data_in)를 조합하여 전류 미러 회로에서 생성된 기준 전류 2I와 I 중 하나를 선택하여 특정 전류량으로 맵핑한다.

다시 말해, N형 트랜지스터 N1, N3는 요구 신호(req_in)가 '0'인 경우에는 모두 도통되지 않아 데이터 신호에 관계없이 Iout에는 전류 레벨 '0'이다. 그런데, 요구 신호가 '1'인 경우에는 N1과 N3가 도통되어 N형 트랜지스터 N2, N4의 소스에는 각각 2I와 I가 입력된다. 이 상태에서 데이터 신호(data_in)가 '0'이면 인버터에 의해 트랜지스터 N4가 도통되어 Iout으로 I가 출력되고, 데이터 신호가 '1'이면 트랜지스터 N2가 도통되어 Iout으로 2I가 출력된다.

도 5는 본 발명에 따른 디코더의 상세 회로도이다.

디코더는 디코더용 임계 전류원(201)과, 디코더용 임계 전류 미러 회로(202)와, 디코더용 입력 전류 미러 회로(203)와, 디코더용 전류/전압 변환 회로(204)를 구비한다.

디코더용 임계 전류원(201)은 정전류를 생성하고, 디코더용 임계 전류 미러 회로(202)는 임계 전류원(210)의 정전류의 레벨에 응답하여 입력 기준전류 검출에 필요한 소정 레벨의 임계 전류 0.5I, 1.5I를 생성한다. 즉, 상기 임계 전류원(201)과 임계 전류 미러 회로(202)는 기준전류 제공수단으로 동작한다.

디코더용 입력 전류 미러 회로(203)는 상기 인코더로부터 입력된 입력 전류 Iin의 레벨에 응답하여, 상기 디코더용 임계 전류 미러 회로(202)에서 생성된 상기 임계 전류 0.5I, 1.5I를 차분한다.

디코더용 전류/전압 변환 회로(204)는 상기 차분된 임계 전류를 검출하여, 상기 차분 전류에 의한 전압 입력 값을 복원한다.

이와 같은 디코더에 대해 보다 상세하게 살펴보면, 인코더와 마찬가지로, 도면에서 트랜지스터 N0, P0, P1, P2는 전류원(201)및 임계 전류 미러 회로(202)를 구성한다.

그리고, 입력 전류를 받는 트랜지스터 N3에 의해서 입력 전류는 입력 전류 미러 회로(203)인 N1와 N2의 각 드레인에 인가되고, 입력 전류 미러 회로(203)는 P1, P2의 각 드레인과 연결됨으로써 전류 비교기 회로로 동작한다.

입력 전류 미러 회로(203)는 0, I, 2I로 약속된 입력 전류와 P1와 P2에서 발생시킨 임계 전류(Threshold Current)간의 차분 전류(Differential Current)를 이용하여 입력 전류의 레벨을 감지한다. 이는, 입력 전류와 임계 전류의 차이에 따라 노드 A, B의 전압이 달라지는 것을 이용하여 다시 원래의 전압 레벨의 값을 복원할 수 있도록 하며, 이를 위해 임계 전류 0.5I와 1.5I를 P1, P2의 임계 전류 미러 회로(202)에서 생성시켜야 한다.

Iin에 '0'가 입력되면, 입력 전류 미러 회로(203)의 트랜지스터인 N1와 N2의 드레인에서는 전류를 Pull하지 않으므로, 노드 A, B에는 모두 전압 논리값 '1'이 유지된다. 그리고, I가 입력되었을 때는, N1의 드레인에서는 I의 전류를 Pull하기 위해 0.5I의 임계 전류 모두를 사용하므로 노드 A에는 전압 논리 값 '0'을 갖지만, 노드 B에는 차분 전류가 존재하므로 전압 논리 값 '1'을 갖는다. 마찬가지로 2I의 입력 전류에 대해서는 노드 A, B 모두에 전압 논리 값 '0'을 갖는다.

디코더용 전류/전압 변환 회로(204)는 A 노드로부터 검출된 전압 논리 값을 반전시켜 요구 신호를 출력하는 제1 인버터와 B 노드로부터 검출된 전압 논리 값을 반전시켜 데이터 신호를 출력하는 제2 인버터로 구성된다. 이에 따라 디코더용 전류/전압 변환 회로(204)는 데이터 송신부로부터 입력된 원래의 데이터 신호를 복구 할 수 있다.

표 1은 인코더에서의 입력 요구 신호(req_in)와 입력 데이터 신호(data_in)에 따른 전류 매핑을 나타낸 것이다. 아울러 동일 전류 레벨에 의한 노드 A, B에서의 전압을 로직으로 나타내고 있다.

req_in	0	1	1
data_in	X	0	1
전류 레벨	0	I	2I
(A, B) 전압	(1, 1)	(0, 1)	(0, 0)

디코더에서 원래 신호인 요구신호(req_in)와, 데이터 신호(data_in)를 복원하기 위해서는 입력 전류량에 따라 변하는 노드 A,B의 전압을 이용한다. 단순한 표준셀을 사용한 로직으로, 도 5의 디코더처럼 디코더 출력인 req_out_dec, data_out_dec을 생성한다.

본 발명에서와 같이 space 상태를 전류 레벨 ‘0’으로 맵핑하게 되면, 데이터 ‘0’ 전송과는 달리, 데이터 ‘1’ 전송시에는 디코더에서 임계(threshold) 전류를 두 번 경험하게 된다. 한 개의 데이터 전송 사이클에서 이처럼 출력값을 결정하는 결정 레벨(decision level)이 두 개 존재하는 것은 안정된 출력 값을 보장하지 못하며, 전체의 지연 무관 전송 메커니즘의 동작에 치명적인 오류를 유발할 수 있다.

실제로, 디코더에서 입력 전류 레벨과 각 전류 레벨의 상태에서 발생되는 출력값(req_out_dec, data_out_ dec)을 나타낸 도 6의 상태도를 참조하면 문제점을 보다 명확하게 발견할 수 있다. 데이터 ‘0’ 전송 사이클에서는 문제점이 없으나, 데이터 '1' 전송 사이클에서는 전류 레벨이 0에서 2I까지 변화할 때, 자연적으로 전류 레벨 I를 거친다. 이때 data_out_dec 신호보다 req_out_dec 신호가 먼저 '1' 로 변하게 되므로 데이터 신호가 복원되기 전에 요구 신호가 먼저 발생된다. 이러한 현상은 데이터 신호가 먼저 안정화되고 나중에 요구신호가 발생되어야 한다는 번들 데이터(bundled data) 가정을 위배할 수 있으므로, 안정된 데이터 전송을 보장 할 수 없다. 실제로 회로 구현 시에 번들 데이터 전송 방식에서는 보통 데이터 신호(data_out_dec)를 래치하기 위해 요구 신호(req_out_dec)를 사용한다.

따라서, 본 발명에 따른 전송 메커니즘의 올바른 동작을 위해서는 데이터 ‘1’ 전송의 경우 데이터 신호인 data_out_dec 신호를 래치하는 시점을 전류 레벨 I가 아닌 2I 이후로 조정해야 한다. 도 6에서 전류 레벨이 0에서 2I까지 변하는 데이터 '1' 전송시에 디코더의 출력 값 중 data_out_dec 신호는 '0'을 유지하다가 전류 레벨 2I에서 '1'로 변화한다. Data_out_dec 신호를 래치하기 위한 제어 신호 생성에 이 타이밍을 이용하면, 데이터 '1' 전송에 상기했던 문제점을 제거할 수 있다.

도 7은 데이터 '1' 전송에 따른 문제점을 개선한 N 비트 데이터 전송을 위한 데이터 전송 장치의 블록 구성도이다.

도 7에 도시된 바와 같이 본 발명에 따른 데이터 전송 장치는 N 비트의 데이터 전송을 위한 인코더와 디코더 이외에 N 개의 인코더로 입력되는 요구 신호를 요구 신호 입력단뿐만 아니라 데이터 신호 입력단으로 입력받아 전류 레벨의 인코딩 신호를 출력하는 인코더(301)와, 상기 인코더(301)로부터 출력된 전류 레벨의 인코딩 신호를 입력받아 데이터 신호 출력단으로 완료 신호를 출력하는 디코더(302)를 추가로 구비한다.

디코더(302)의 데이터 신호 출력단으로부터 출력된 완료 신호는 N 비트 데이터에 관계없이 요구 신호가 '1'인 경우 항상 완료 신호로 '1'을 출력하게 된다. 다시 말해, 요구 신호가 '1'인 경우 인코더(301)는 2I 전류 레벨 신호를 출력하고, 디코더(302)의 A,B는 (0,0)이지만, 도 5의 디코더용 전류/전압 변환 회로(204)의 제2 인버터에 의해 데이터 신호 출력단으로 출력되는 완료 신호는 '1'이 된다.

도 7의 디코더(302)로부터 출력되는 완료 신호는 요구신호 처리부(C)로 입력된다. 요구신호 처리부는 N 개의 디코더로부터 입력된 요구 신호에 따라 데이터 수신부로 요구 신호를 출력하고, 또한 디코더(302)로부터 완료 신호 '1'이 입력되면, 래치 인에이블(latch_enable) 신호를 래치로 출력한다.

디코더(302)의 완료 신호는 N비트 데이터 중 한 비트라도 데이터 '1' 을 전송하는 경우, 디코더의 N 비트 데이터 신호(data_out_dec)를 래치하는 시점을 래치 인에이블 신호를 통해 전류 레벨 I가 아닌 2I 이후로 조정하기 위한 것이다.

디코더의 완료 신호 타이밍은 디코더의 데이터 신호 출력단의 신호들 중 데이터가 '1'인 2I 전류 구동과 동일하므로, 요구 신호 처리부의 전파 지연(propagation delay)을 이용하면 N개의 디코더로부터 출력되는 데이터 신호들을 래치하는데, 번들 데이터 가정을 만족시킬 수 있다.

도 8은 본 발명에 따른 데이터 전송 장치에서 2비트 데이터 전송에 필요한 모든 경우 즉, ‘00’, ‘01’, ‘10’, ‘11’에 대하여 전송결과를 나타내는 결과이다. 시뮬레이션에서 선택된 I 값은 54uA이며, 모든 경우에 대해 전송이 올바르게 수행되었음을 보여준다.

도 9는 대한민국 특허 10-609368호에서 제시된 전송 장치(MVL)와 본 발명에 따른 전송 장치(MVL_LSP)를 시뮬레이션을 통하여 전력 측면에서 비교한 그래프이다.

32 비트 데이터 전송에 동일한 시뮬레이션 환경에서 입력 데이터 율(rate)과 전송 도선의 거리에 따라 소모되는 전력을 측정하였다. 실험 결과, 본 발명에 따른 전송 장치는 데이터 율과 도선의 길이에 상관없이 전 영역에 걸쳐 전력소모가 적었다. 특히 데이터 전송이 없는 휴지 상태, 즉 정전기 전류에 의한 전력 소모 감소는 주목할만 하다. 휴지 상태를 의미하는 데이터 율 0에서 기존의 전류 모드를 사용한 전송 장치는 8896 uW의 전력을 소모하였으나, 본 발명에 따른 전송 장치에서는 소모전력이 330 uW로 96.3 %의 전력 소모 이득을 얻을 수 있음을 알 수 있었다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

상기와 같은 본 발명은, 한 도선에 3개의 논리를 표현하는 지연 무관 데이터 전송 장치에서 인코더에서 데이터 '1'을 2I 전류 레벨로 인코딩하고, space 상태를 0.5I 이하의 전류 레벨로 인코딩하며, 데이터 '0'을 I 전류 레벨로 인코딩함으로써, static 전력을 크게 감소시킬 수 있는 효과가 있다.

Claims

데이터 송신부의 입력 요구신호와 데이터 신호를 입력받아 전류 레벨로 인코딩하여 전송하는 임의의 자연수 N개의 인코더와, 상기 인코더로부터 입력된 전류 레벨 신호를 전압 레벨 신호로 복구하는 N개의 디코더를 포함하는 지연 무관 데이터 전송 장치에 있어서,

상기 인코더는,

임의의 I 레벨과 임의의 2I 레벨의 전류를 생성하는 기준 전류 생성수단; 및

상기 데이터 송신부로부터 입력된 요구 신호에 따라 스페이스 상태를 알리는 '0' 레벨의 전류를 출력하며, 상기 데이터 송신부로부터 입력된 요구 신호가 활성인 상태에서 데이터 신호가 '0'인 경우 I 레벨의 전류를, 데이터 신호가 '1'인 경우 2I 레벨의 전류를 각각 출력하는 인코더용 전압/전류 변환수단을 포함하고,

상기 디코더는,

임의의 제1 임계 전류와 임의의 제2 임계 전류를 생성하는 임계 전류 생성수단;

상기 인코더로부터 입력된 입력 전류의 레벨에 응답하여 상기 임계 전류 생성수단에 의해 생성된 제1 및 제2 임계 전류를 차분하는 디코더용 입력 전류 미러회로; 및

상기 차분된 임계 전류를 검출하여, 상기 차분 전류에 의한 전압 입력 값을 복원하고, 복원된 전압 레벨의 신호로부터 데이터 신호와 요구 신호를 추출하는 디 코더용 전류/전압 변환수단을 포함하는 것을 특징으로 하는 지연 무관 데이터 전송 장치.
데이터 송신부의 입력 요구신호와 데이터 신호를 입력받아 전류 레벨로 인코딩하여 전송하는 임의의 자연수 N개의 제1 인코더와, 상기 제1 인코더로부터 입력된 전류 레벨 신호를 전압 레벨 신호로 복구하는 N개의 제1 디코더를 포함하는 지연 무관 데이터 전송 장치에 있어서,

상기 요구 신호를 요구신호 입력단과 데이터 신호 입력단으로 입력받아 전류 레벨의 신호를 출력하는 제2 인코더;

상기 제2 인코더로부터 전달된 전류 레벨 신호가 2I 레벨인 경우에 완료 신호를 출력하는 제2 디코더; 및

상기 제2 디코더로부터 완료 신호가 입력되면, N 비트의 데이터 신호를 래치하기 위한 래치 인에이블 신호를 출력하는 요구신호 처리수단을 포함하고,

상기 제1 인코더는,

상기 데이터 송신부로부터 입력된 요구 신호에 따라 스페이스 상태를 알리는 '0' 레벨의 전류를 출력하고, 상기 데이터 송신부로부터 입력된 요구 신호가 활성인 상태에서 데이터 신호가 '0'인 경우 I 레벨의 전류를, 데이터 신호가 '1'인 경우 2I 레벨의 전류를 각각 출력하는 것을 특징으로 하는 지연 무관 데이터 전송 장치.
제 2 항에 있어서,

상기 제1 인코더는,

임의의 I 레벨과 임의의 2I 레벨의 전류를 생성하는 기준 전류 생성수단; 및

상기 데이터 송신부로부터 입력된 요구 신호에 따라 스페이스 상태를 알리는 '0' 레벨의 전류를 출력하며, 상기 데이터 송신부로부터 입력된 요구 신호가 활성인 상태에서 데이터 신호가 '0'인 경우 I 레벨의 전류를, 데이터 신호가 '1'인 경우 2I 레벨의 전류를 각각 출력하는 인코더용 전압/전류 변환수단을 포함하는 것을 특징으로 하는 지연 무관 데이터 전송 장치.
제 3 항에 있어서,

상기 제1 디코더는,

임의의 제1 임계 전류와 임의의 제2 임계 전류를 생성하는 임계 전류 생성수단;

상기 인코더로부터 입력된 입력 전류의 레벨에 응답하여 상기 임계 전류 생성수단에 의해 생성된 제1 및 제2 임계 전류를 차분하는 디코더용 입력 전류 미러회로; 및

상기 차분된 임계 전류를 검출하여, 상기 차분 전류에 의한 전압 입력 값을 복원하고, 복원된 전압 레벨의 신호로부터 데이터 신호와 요구 신호를 추출하는 디 코더용 전류/전압 변환수단을 포함하는 것을 특징으로 하는 지연 무관 데이터 전송 장치.
제 1 항 또는 제 4 항에 있어서,

상기 인코더용 전압/전류 변환수단은,

상기 요구 신호가 게이트단에 입력되고, 소스에 2I 레벨의 전류가 입력되는 제1 트랜지스터;

상기 요구 신호가 게이트단에 입력되고, 소스에 I 레벨의 전류가 입력되는 제2 트랜지스터;

상기 데이터 신호가 게이트단에 입력되고, 소스에 상기 제1 트랜지스터의 드레인이 연결된 제3 트랜지스터;

상기 데이터 신호를 반전시키기 위한 제1 인버터; 및

상기 제1 인버터의 출력이 게이트단에 연결되고, 소스에 상기 제2 트랜지스터의 드레인이 연결된 제4 트랜지스터를 포함하는 것을 특징으로 하는 지연 무관 데이터 전송 장치.
제 1 항 또는 제 4 항에 있어서,

상기 디코더용 전류/전압 변환수단은,

상기 차분된 임계 전류를 검출하여, 상기 차분 전류에 의한 전압 입력 값을 복원하고, 복원된 전압 레벨의 신호를 반전시켜 요구 신호를 출력하는 제2 인버터; 및

상기 차분된 임계 전류를 검출하여, 상기 차분 전류에 의한 전압 입력 값을 복원하고, 복원된 전압 레벨의 신호를 반전시켜 데이터 신호를 출력하는 제3 인버터를 포함하는 것을 특징으로 하는 지연 무관 데이터 전송 장치.
제 4 항에 있어서,

상기 요구신호 처리부는 상기 제2 디코더로부터 입력된 완료 신호를 전파 지연을 이용해 지연시킨 후, 상기 N 개의 제1 디코더에 의해 2I 전류 레벨에 대한 전압 신호가 출력되는 시점에 래치 인에이블 신호를 출력하는 것을 특징으로 하는 지연 무관 데이터 전송 장치.