JP3725560B2 - 差動伝送ライン用の改良された非対称電流モードドライバ - Google Patents
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Description
この発明は、デジタルデータ伝送ラインおよび関連するドライバ回路の分野に関する。特に、この発明は、デジタル差動信号伝送ラインにおいて非対称に電流を駆動するための方法および装置に関する。
発明の背景
デジタル計算システムの構成要素および要素を相互接続するためバスが使用される。バスとは、データ、状態および制御信号を伝送し、動作電力および接地帰還経路を提供する、プリント回路板上の導電性トレースまたはケーブル内のワイヤの集合体である。物理的に分離された計算システム間のバスは、しばしばネットワークと呼ばれる。
デジタルコンピューティングにおいては、規格バスおよびバス構造が広く使用されるようになっている。バス構造のファミリーの1つが、スモール・コンピュータ・システム・インタフェース、または「SCSI」として知られている。SCSIバス構造は、1986年6月に米国規格協会により刊行された文書S3.131−1986に指定されているように規格化されている。このバスは、8つのコンピュータのCPUと周辺装置とを相互接続することを可能にするもので、相互に接続された計算/記憶サブシステムなどの間でのデータの交換を可能にする規定された物理的相互接続および信号構造を提供するものである。
SCSIに対する最近の一改良案が、低電圧差動バス構造である。このバス構造は、各論理信号について1対の信号経路またはワイヤを含み、各経路の信号範囲はたとえば1.1ボルトから1.5ボルトなどと約400ミリボルトしかない。2つの差動信号ラインが2つの2進状態を保持できる。電圧(1.5v、1.1v)が一状態を表わし、一方で、電圧(1.1v、1.5v)が反対の2進状態を表わす。この例の電圧は絶対ではないが、このようなシステムにおいては2つのラインの間の電圧差(0.4v)が2つのラインにおける平均電圧(たとえば1.3v)よりもはるかに小さいことが特徴である。このように信号範囲が極めて狭いことが、このバス構造への接続をサポートするインタフェース回路に関して、ある特殊な設計上の要求および課題を与えるものとなっている。既存のSCSIシステムの多くは、信号の送受信のために差動信号対ではなく単一のバス経路を使用している。このような「シングルエンデッド」システムにおいては、たとえば1.9vよりも高い電圧が一方の2進論理状態を表わし、1.1vよりも低い電圧レベルが他方の2進論理状態を表わす。
低電圧差動SCSIなどのマルチユーザ(マルチドロップ)通信バスでは、バスがアイドルであることを判断するための機構が必要である。つまり、ある特定の時点において、そのバスがアイドルでありユーザによって駆動されていないということをすべての接続されているユーザに対して表示する信号条件が存在せねばならない。共通に使用されるバスのいくつかに関しては、アイドルの間、バスに弱いバイアスまたはオフセット電圧を与えることによって、この機構を実現している。すべてのユーザまたはドロップが高いインピーダンスにあるときには、このバイアス条件によって、アイドルであるバスを既知の状態すなわち「否定状態」にすることができ、このバイアスは「否定バイアス」として知られる。
弱いバイアスを使用することからくる欠点の1つは、バスが非対称駆動要求に直面する点である。バスの状態を逆転させるためには、駆動信号が、否定バイアスを克服し、信頼性のある信号を伝送ラインを通じて駆動するのに十分な強度を持たねばならない。再び否定に切換える場合には、否定バイアスが今度は信号に反対するのではなく信号を助長することになるので、より弱い信号しか必要でない。
これまでの方策は、信号の送受信のため、電流ソースおよびシンクドライバの対を含む(図4A、I1/I3)。信号ソース/シンクドライバ対I1/I3に存在する公差に由来するコモンモード成分の1つが、図2のグラフAおよびBに示す差動オフセット電圧である。付加的なバイアス電流否定ソース/シンク対(図4A、I2/I4)も設けられる。この対は、特にバイアス電流に抗するよう選択的に可能化される。バイアス電流否定ソースおよびシンク対は、よく一致するよう設計されるが、実際には、公差が存在し、対をオンおよびオフに切換えることでコモンモードリプル(時と共に変化する)成分が生じる。
さらに、先行技術によるバイアス電流否定ソース/シンク対のオン/オフ態様での動作のため、時と共に変化するコモンモード電圧成分(図2、グラフC)が生じる。先行技術の方策の欠点は、図3のグラフを参照することでより明瞭に理解されるであろう。図3のグラフAは、バスアイドル条件から始まり、次にバス獲得間隔、次に高速データ、次にバス解放間隔、最後にバスアイドルへの帰還となる信号送受信シーケンスを示す。
図4Aを参照し、対称バス駆動電圧の条件は、
アサーション電圧=否定電圧、または
(I1+Ierr1+I2+Ierr2)Z/2−Vbias
=(I1+Ierr1)Z/2+Vbias、
ただし、Ierr1=(I3−I1)/2
Ierr2=(i4−I2)/2である。
単純化すると、(I2+Ierr2)Z/2=2Vbiasである。
I2についての公称設定はI2=2Vvias/(Z/2)であり、したがって、エラー項Ierr2(I2とI4との不一致)が、バス信号のアサーション/否定の不一致を決定する。エラー項は、(たとえば先行技術においてはデータのアサーションの間など)I2とI4とが駆動されているときしか存在しないので、大きな問題がある。したがって、I2およびI4が高速データ中に駆動されるとき、時間とともに変化するコモンモードエラー信号がバスに加えられることになる。このエラー信号はさらに、図3の信号シーケンスに照らして図4Aの回路の動作を説明する次の表1を参照して説明される。
図4Aのドライバの動作を概括すると、フローティング動作の間すべてのスイッチが開いている。否定条件の間は、スイッチS1NおよびS3Nが閉じる。アサート条件の間は、スイッチS1A、S3A、S2およびS4が閉じ、電流I2およびI4は否定バイアス電流の2倍となる。バスは平衡が保たれているように見えるが、バイアス電流否定I2/I4ソース−シンクドライバが実効的に、図3グラフCに示すように時間とともに変化するコモンモード電圧を注入しているのである。この電圧は、バスの端部での終端によって相殺されず、特にたとえばSCSIバス構造を通じての低電圧差動高速データの場合など、高速データの整合性に干渉しかねない反射および定在波を引起こすので、特に高速データ転送の間、問題となる。
発明の概要
この発明の一般的目的は、先行技術の方策の限界および欠点を克服する態様で、高速データ転送バーストの間のコモンモード信号の乱れを取除く差動伝送ライン用非対称電流モードドライバを提供することである。
この発明の他の目的は、差動信号バスを通じての高速データ転送の間のリプルを取除く態様でバイアス電流否定ソース/シンクドライバ対を動作させるための方法を提供することである。
この発明のさらなる目的は、伝送ライン上に存在する他のドライバとの互換性を可能にする態様で、差動伝送ラインに接続されるドライバから時間とともに変化する電流モードリプル成分を取除き、それによって、ドライバと既存のバス構造およびユーザとの後方互換性を提供することである。
この発明の一局面において、信号送受信シーケンスの間にバスドライバを動作させるための方法が提供される。シーケンスの間、バスドライバは、信号送受信シーケンスを通じて弱い否定バイアスが印加される差動デジタルデータ伝送バスの正ラインと負ラインとに接続される。信号送受信シーケンスは、バスアイドル段階、バス獲得段階、高速データ伝送段階、バス解放段階およびバスアイドル段階を含む。方法は、獲得段階および解放段階の間、信号電流ソースおよびシンク対を通じてバスにハード(hard)否定電流を印加するステップと、高速データ伝送段階の間,差動的に切換えられるアサート電流および否定電流を印加するステップと、獲得段階の間から始めて中断なく続けてバス解放段階まで、伝送ラインの正ラインおよび負ラインに無効バイアス電流を印加し、それによって、さもなくば高速データ伝送段階の間に生じるコモンモード電流リプルが取除かれるよう、バイアス無効電流ソースおよびシンク対をオンにするステップとを含む。
この発明の他局面において、バスアイドル間隔の間に、否定データ状態へとバスに公称バイアスをかけるため弱い否定バイアス電流が流れる差動デジタルデータ伝送バスに、デジタル信号を駆動するためのドライバ回路が提供される。ドライバ回路は、活性の信号送受信シーケンスの間否定バイアス電流を克服し、活性信号送受信シーケンスの間に内部で供給される2進データレベルにより伝送バスの正ラインおよび負ラインに選択的に電流をソース(source)しかつ電流をシンク(sink)するための信号電流ソースおよびシンク対と、信号送受信シーケンスの間に中断なく伝送ラインの正ラインおよび負ラインに無効バイアス電流を印加するためのバイアス無効電流ソースおよびシンク対とを含む。
この発明のこの局面において、バイアス無効電流ソースおよびシンク対は、弱い否定バイアス電流とほぼ反対向きでこれに等しい無効電流を流し、信号電流ソースおよびシンク対は、信号送受信シーケンスの間にバスに印加される実質的にすべての信号電流を流す。一例においては、弱い否定バイアス電流は約2ミリアンペアであり、バイアス無効電流は弱い否定バイアスと反対向きに流れ約2ミリアンペアであり、信号電流ソースおよびシンク対は約7ミリアンペアから8ミリアンペアの範囲内の信号電流を流す。好ましくは、信号送受信シーケンスは、バスアイドル段階、次にバス獲得段階、次に高速データ転送段階、次にバス解放段階、次にバスアイドル段階を含み、バス無効電流ソースおよびシンク対は、バス獲得段階からバス解放段階まで中断なく無効バイアス電流を印加する。
この発明のこれらのおよび他の目的、局面、利点および特徴は、添付の図面に関連して示される好ましい実施例の以下の詳細な説明を考慮することにより十分に理解されるであろう。
【図面の簡単な説明】
図1は、アイドルの間、バスにバイアスをかけるための弱いバイアス発生器を有する従来のマルチドロップ差動通信バスのブロック図である。
図2は、図1のバス構造の従来の動作を示す一連の波形図である。グラフAは、コモンモードエラー電圧成分を有する送信される差動波形を示す。グラフBは、差動電圧オフセットを示す、グラフAの波形の差動成分を示す。グラフCは、グラフAの波形の時間によって変化するコモンモード成分を示す。
図3は、図1のバス構造における高速データ転送信号送受信シーケンスを示す一連の波形図である。グラフAは、アイドルバス、バス獲得、高速データ、バス解放およびアイドルバス信号シーケンスを有する送信される差動波形を示す。グラフBは、グラフAの波形の差動電圧成分を示す。グラフCは、グラフAの波形のコモンモード電圧成分を示す。
図4Aは、従来の原理により動作する非対称電流モードドライバのブロック図である。
図4Bは、この発明の原理により動作する非対称電流モードドライバのブロック図である。
図5は、図1のバス構造における図4のドライバの高速データ転送信号送受信シーケンスを示す一連の波形図である。グラフAは、アイドルバス間隔、ハードバスバイアス否定間隔、平衡バスバイアス否定間隔、高速データ(アサート、否定、アサート)間隔、バス解放(平衡否定、ハード否定)間隔およびアイドルバス間隔を有する差動波形を示す。グラフBは、グラフAの波形の差動電圧成分を示す。グラフCは、この発明の原理による、高速データ信号送受信の間も一定のままである、結果として得られる非ゼロコモンモード電圧成分を示す。
好ましい実施例の詳細な説明
図1は、たとえば低電圧差動SCSIなどのバス規格または規約を実現する従来のデジタル差動バス構造10を示す。バス10は、正ライン12および負ライン14を含む。正ライン12がハイまたは真に駆動される(負ライン14がローまたは偽に駆動される)とき、デジタル値がアサートされる。一方、正ライン12がローまたは偽に駆動される(負ライン14がハイまたは真に駆動される)とき、デジタル信号送受信条件が否定される。バス10は、その両端において、バスの特性インピーダンスに一致する終端部16で終端する。バイアス発生器18は、たとえば−2.1ミリアンペアなどの弱い否定バイアスを差動バス10に印加する。
何人かのユーザ(ドロップ)がバス10に接続されるであろう。図1中の4人のユーザ1、2、3および4がバス10に接続されて示されるが、より多数のまたはより小数のユーザが取付けられてもよい(ユーザの最低数は2である)。これらのユーザは出力ドライバ20、22、24および26を含む。ドライバ20、22、24および26は典型的には超大規模集積回路(VLSI)バスインタフェースチップ内に含まれ、したがって、製作公差に影響される。また、この発明はドライバに関するものなので、バスからデータを受信するため接続されるであろうレシーバは図1ではすべて省略されていることは、当業者には理解されるであろう。実際には、各ユーザインタフェース回路チップ内にレシーバが存在するはずである。もし、ドライバ20、22、24および26が、図2および図3により動作させられる従来のものであれば、図3のグラフCに示すように高速データ転送の間、時間とともに変化するコモンモード電圧が生じる。
しかし、もしこれらのドライバ20〜26が、図4Bから図5の実現例により実現され動作するのであれば、時間とともに変化するコモンモード電圧の歪みは初期バス獲得の間のみ生じ、高速データ伝送の間は歪みはない。本質的に、ドライバ30は、バス終端部16でバス10上に見られる約−2.1ミリアンペアのバイアスを相殺するであろうたとえば約2.1ミリアンペアの電流を出す、終端バイアス相殺ソース/シンク対I2/I4を含む。ソースI2およびシンクI4回路の両方に製作公差が存在し、これらの公差からコモンモードエラーIerrが生じるであろうが、これらの公差から生じるコモンモード電圧が、バス10が獲得されているときであり実際に高速データ転送が行われるよりもかなり前に生じるのであれば、このエラーは問題とならないであろう。
図4Bを参照し、この発明によるドライバ回路30は、2つの電流ソース/シンク対を含む。すなわち、正電源バスVddからの電流をソースするよう接続されるメイン信号ソースI1と、基板または接地電流帰還への電流をシンクするよう接続されるメイン信号シンクI3である。ソースI1およびシンクI3は、スイッチS1A,S1N,S3AおよびS3Nを通じてバス10の正ライン12および負ライン14に選択的に接続される。スイッチS1AおよびS3Aが閉じているとき(そしてスイッチS1NおよびS3Nが開いているとき)、ソースI1およびシンクI3はそれぞれ、バス10に対しデータ真条件をアサートする。スイッチS1NおよびS3Nが閉じているとき、(そしてスイッチS1AおよびS3Aが開いているとき)、ソースI1およびシンクI3はそれぞれ、バス10に対し否定データ(偽)条件をアサートする。もちろん、スイッチS1A、S3A、S1NおよびS3Nは、ドライバ30を含むユーザ回路により与えられる論理信号によって動作する。
活性のドライバが存在しないとき(バスがアイドルであるとき)、バイアス発生器18がバス10に弱い否定バイアスをかける。したがって、低電圧差動SCSIの例では、バイアス発生器18はマイナス2ミリアンペア(−2ma)の電流を生じる。バイアス発生器18によりバス10に印加される負電流を否定するため、図4の回路内に電流ソース/シンク対I2/I4が設けられる。先行技術の方策とは異なり、新しい方法では、ソースI2およびシンクI4は各信号送受信シーケンスの間2回だけ切換えられ、バス獲得段階の間1度、バス解放段階の間1度切換えられる。
ドライバソース/シンク対I1/I3を通じて流れる電流は、デザインにおいて一致するよう意図され、一方、バイアス否定ソース/シンク対I2/I4を通じて流れる電流もまたデザインにより一致するよう意図される。
また図4Bの回路中、ドライバソースI1およびシンクI3は、これまでよりも大きくされ、バイアス否定ソースI2およびシンクI4はこれまでよりも小さくされる。理想的には、ドライバソースおよびシンクI1/I3は各々、(図2および図3に関連して上に説明したように4maではなく)約7〜8maを流し、一方、バイアス否定ソースおよびシンクI2/I4は(上に説明したように4maではなく)約2.1maを流す。I1/I3対の一方が7maしか流さず、他方が7.2ma流したとしても、(図5のグラフBに示す)コモンモードオフセットはデータ転送シーケンスを通じて一定のままであるので、問題とならない。この一定のオフセットは、信号がバスの信号帯域内に維持される限り、問題ではない。バスはコモンモード運動は許容できるが、リプルおよびトランジェントについては問題が生じる。説明したように、リプルによって、バス10に反射および他の乱れが生じ、それが偽のデータ検出などを引起こしかねない。
この発明の原理による図4Bの回路についての平衡式が、
(I1+Ierr1+I2+Ierr2)Z/2−Vbias
=(I1+Ierr1−I2−Ierr2)Z/2+Vbias
である。単純化すると、
2(I2*Ierr2)Z/2=2Vbias、および
I2+Ierr2=2Vbias/Zである。
設計公称では、I2は、2Vbias/Zに等しく、Ierr2(すなわちI2とI4との間の不一致)は定数エラー項となる(バスの論理状態ととも変化しないもの)。この発明により、伝送が開始するときエラー項が確定され、伝送が完了するまで一定のままである。図4Bのドライバの動作を概括すると、フローティング条件の間、すべてのスイッチは開いている。否定条件の間、スイッチS1N、S3N、S2およびS4は閉じる。アサート条件の間、スイッチS1A、S3A、S2およびS4は閉じ、電流I2およびI4は、否定バイアス電流に等しい。従来技術に関連し上に説明した論理状態依存性のエラーは、図4Bの実施例においては存在せず、データ転送の間信号の品質が改善されることとなる。
図5のグラフAは、バスアイドルで始まり、(ハード否定とその後の平衡否定を含む)バス獲得、高速データシーケンス、(平衡否定とその後のハード否定を含む)バス解放およびバスアイドルを含む動作信号送受信シーケンスを示す。図5のグラフBは、差動信号送受信電圧はゼロ電圧を基準として非対称であることを示しているが、図5のグラフCは、高速データ転送シーケンの間は大きなコモンモード電圧の乱れはなく、すべてのコモンモード電圧レベルの変化は信号送受信シーケンスのうちバス獲得およびバス解放段階に押し込まれていることを示している。次の表は、図5の動作シーケンスの間の図4のドライバ回路30の動作条件を説明する。
上の表に示すように、スイッチS2およびS4は、バス獲得の間の平衡否定段階の開始時には閉じており、バス解放の間の平衡否定段階の終了時には開いている。したがって、バイアス否定ソース/シンク対I2/I4は、高速データ転送段階を通じて終端バイアス発生器18により印加される否定バイアスを相殺し、一方、メインドイバソース/シンク対I1/I3は信号の遷移をすべて提供する。
各電流ソース/シンク対は、コモンモード電流として現われるエラー電流に寄与する。エラー信号は、差動終端部16により完全にはなくならない。この好ましい実現例では、バス獲得の間に活性否定段階に入る時、エラー電流が差動バス10に印加される。この段階は、実際に高速データ転送が始まるよりも比較的前に生じるので、伝送ラインの反射はすべて高速データ転送が開始するよりも前に消えるであろう。高速遷移は、図5に例として示すように数個ではなく、典型的には数百または数千の遷移がある。ハード否定段階の持続期間は、偶然のバスのアサート(すなわちI1/I3がオフのときにI2/I4がオンになる)の可能性を全くなくすだけの長さがあればよい。このタイミング合わせは、個々の実現例に依存して、クロックによる遅延またはアナログ遅延ラインによって行なえる。バス解放段階の間に伝送が終了すると、ドライバ30がバス10をきれいな状態にするよう、逆のシーケンスが続く。電流否定ソース/シンク対I2/I4は、信号対I1/I3がオフされる前にオフされる。このシーケンスは、バス解放段階の間の平衡否定とハード否定との間の遷移として図5のグラフAに示される。
ドライバ30は、図1に示すユーザ1〜4の1つ、いくつかまたはすべてにおいて用いられてもよく、他のドライバは従来の態様で動作を維持してもよいことが当業者には理解されよう。したがって、この発明の構成は、既存のバス構造と完全に後方互換性を有し、従来の方策において生じたよりも干渉およびデータの破壊を受けることが少ないバス動作となる。
この発明の実施例を説明してきたので、この発明の目的が完全に達成されることが理解されるであろうし、この発明の構造上の多くの変更ならびに大きく異なった実施例および応用例がそれ自体この発明の精神および範囲を逸脱することなく示唆されることが当業者には理解されるであろう。したがって、この開示および説明は純粋に例としてのものであり、いかなる意味においても限定を意図するものではない。
Claims (9)
- バスアイドル間隔の間、バスに否定データ状態へ公称バイアスをかけるため弱い否定バイアス電流がかけられる差動デジタルデータ伝送バスとともに使用するための、活性信号送受信シーケンスの間、否定バイアス電流を克服するためのドライバ回路であって、
活性信号送受信シーケンスの間、内部から供給される2進データレベルにより伝送バスの正ラインおよび負ラインに電流を選択的にソースしかつシンクするための信号電流ソースおよびシンク対と、
信号送受信シーケンスの間、伝送ラインの正ラインおよび負ラインに中断なく無効バイアス電流を印加するためのバイアス無効電流ソースおよびシンク対とを含む、ドライバ回路。 - バイアス無効電流ソースおよびシンク対は、弱い否定バイアス電流にほぼ反対向きでこれに等しい無効電流を流し、信号電流ソースおよびシンク対は、信号送受信シーケンスの間バスに印加される実質的にすべての信号電流を流す、請求項1に記載のドライバ回路。
- 弱い否定バイアス電流は約2ミリアンペアであり、バイアス無効電流は弱い否定バイアスと反対に流れ約2ミリアンペアであり、信号電流ソースおよびシンク対は約4〜10ミリアンペアの範囲内の信号電流を流す、請求項2に記載のドライバ回路。
- 信号送受信シーケンスは、バスアイドル段階、次にバス獲得段階、次に高速データ転送段階、次にバス解放段階、次にバスアイドル段階を含む、請求項1に記載のドライバ回路。
- バス無効電流ソースおよびシンク対は、バス獲得段階からバス解放段階まで中断なく無効バイアス電流を印加する、請求項4に記載のドライバ回路。
- バスアイドル間隔の間、バスに否定データ状態へ公称バイアスをかけるため弱い否定バイアス電流がかけられる差動デジタルデータ伝送バスと直接接続されかつこれとともに使用するための、活性信号送受信シーケンスの間、弱い否定バイアス電流を克服するための集積されたドライバ回路を有するインタフェースチップであって、
活性信号送受信シーケンスの間、内部で供給される2進データレベルにより伝送バスの正ラインおよび負ラインに選択的に電流をソースしかつシンクするための予め定められたトランジスタ要素サイズを有する集積された信号電流ソースおよびシンク対と、
信号送受信シーケンスの間、伝送ラインの正ラインおよび負ラインに中断なく無効バイアス電流を印加するための、信号電流ソースおよびシンク対のトランジスタ要素サイズよりも小さな予め定められたトランジスタ要素サイズを有する集積されたバイアス無効電流ソースおよびシンク対とを含む、インタフェースチップ。 - バイアス無効電流ソースおよびシンク対のトランジスタ要素は、信号電流ソースおよびシンク対によりソースされシンクされる電流の約2分の1から約5分の1の範囲内のバイアス電流をソースしかつシンクするように、集積されるドライバ回路内で寸法づけられる、請求項6に記載のインタフェースチップ。
- バイアス無効電流ソースおよびシンク対により与えられるバイアス無効電流は、弱い否定バイアスと反対に流れ約2ミリアンペアであり、信号電流ソースおよびシンク対は約4〜10ミリアンペアの範囲内の信号電流を流す、請求項7に記載のインタフェースチップ。
- 信号送受信シーケンスの間、バスドライバを動作させるための方法であって、バスドライバは、信号送受信シーケンスを通じて弱い否定バイアスがかけられる差動デジタルデータ伝送バスの正ラインおよび負ラインに接続され、信号送受信シーケンスは、バスアイドル段階、バス獲得段階、高速データ伝送段階、バス解放段階およびバスアイドル段階を含み、前記方法は、
獲得段階および解放段階の間、信号電流ソースおよびシンク対を通じてバスにハード否定電流を印加し、高速データ伝送段階の間、差動的に切換えられるアサート電流および否定電流を印加するステップと、
獲得段階から始めて中断なくバス解放段階まで続けて、伝送ラインの正ラインおよび負ラインに無効バイアス電流を印加するため、バイアス無効電流ソースおよびシンク対をオンにするステップとを含み、それによって、高速データ伝送段階の間、コモンモード電流リプルが除去される、信号送受信シーケンスの間バスドライバを動作させるための方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/969,375 US6051990A (en) | 1997-11-13 | 1997-11-13 | Asymmetric current mode driver for differential transmission lines |
US08/969,375 | 1997-11-13 | ||
PCT/US1998/024200 WO1999026157A1 (en) | 1997-11-13 | 1998-11-13 | Improved asymmetric current mode driver for differential transmission lines |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001508217A JP2001508217A (ja) | 2001-06-19 |
JP3725560B2 true JP3725560B2 (ja) | 2005-12-14 |
Family
ID=25515485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52877399A Expired - Lifetime JP3725560B2 (ja) | 1997-11-13 | 1998-11-13 | 差動伝送ライン用の改良された非対称電流モードドライバ |
Country Status (5)
Country | Link |
---|---|
US (1) | US6051990A (ja) |
EP (1) | EP0951680B1 (ja) |
JP (1) | JP3725560B2 (ja) |
DE (1) | DE69833790T2 (ja) |
WO (1) | WO1999026157A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3171175B2 (ja) * | 1998-12-08 | 2001-05-28 | 日本電気株式会社 | 差動トライステート発生方法及び差動トライステート回路 |
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-
1997
- 1997-11-13 US US08/969,375 patent/US6051990A/en not_active Expired - Lifetime
-
1998
- 1998-11-13 EP EP98959437A patent/EP0951680B1/en not_active Expired - Lifetime
- 1998-11-13 DE DE69833790T patent/DE69833790T2/de not_active Expired - Fee Related
- 1998-11-13 JP JP52877399A patent/JP3725560B2/ja not_active Expired - Lifetime
- 1998-11-13 WO PCT/US1998/024200 patent/WO1999026157A1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
JP2001508217A (ja) | 2001-06-19 |
WO1999026157A1 (en) | 1999-05-27 |
DE69833790T2 (de) | 2006-11-16 |
EP0951680A1 (en) | 1999-10-27 |
DE69833790D1 (de) | 2006-05-04 |
US6051990A (en) | 2000-04-18 |
EP0951680B1 (en) | 2006-03-08 |
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A621 | Written request for application examination |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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