KR100326207B1 - 병렬버스를 통한 디지털 데이터 전송률을 증가시키는 방법 및 회로 - Google Patents

병렬버스를 통한 디지털 데이터 전송률을 증가시키는 방법 및 회로 Download PDF

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Abstract

소정 폭의 병렬 데이터 버스와 함께 사용되어, 상기 소정 폭의 병렬 데이터 버스보다 큰 병렬 데이터 전송률 및 수신률을 증가시키는 방법 및 회로가 제공된다. 전송을 개선하는 것과 관련하여, 제 1 세트의 병렬 디지털 데이터 신호가 수신되는 적어도 두 개의 입력과 제 2 세트의 병렬 디지털 데이터 신호가 전송되는 하나이상의 출력을 가지며, 제 2 세트는 제 1 세트보다 작고, 제 1 세트내에 포함된 정보를 나타내는 폭 축소 회로 요소가 제공된다. 또한, 소정 폭의 병렬 데이터 버스와 동작 가능한 접속을 형성하기에 충분한 병렬 커넥터를 가지는 하나이상의 출력 인터페이스가 제공된다. 수신 개선과 관련하여, 제 2 세트의 병렬 디지털 데이터 신호가 수신되는 하나이상의 입력과 제 1 세트의 병렬 디지털 데이터 신호가 전송되는 적어도 두 개의 출력을 가지며, 제 1 세트는 제 2 세트보다 크고, 제 2 세트내의 부호화된 정보를 나타내는 폭 확장 회로 요소가 제공된다. 하나 이상의 입력들은 소정 폭의 병렬 데이터 버스와 동작 가능한 접속을 형성하기에 충분한 병렬 커넥터와 인터페이스한다.

Description

병렬 버스를 통한 디지털 데이터 전송률을 증가시키는 방법 및 회로{METHOD AND SYSTEM FOR PROVIDING AN INCREASE IN DIGITAL DATA TRANSMISSION RATE OVER A PARALLEL BUS}
본 발명은, 전반적으로, 소정 폭을 가지는 병렬 데이터 버스를 통해서 디지털 데이터를 전송하고 수신하는 집적 회로와 함께 사용하기 위한 방법 및 시스템에관한 것이다. 특히, 본 발명은 소정 폭의 병렬 데이터 버스를 통해서 디지털 데이터를 전송하고 수신하는 집적 회로와 함께 사용하기 위한 방법 및 시스템에 관한 것으로, 소정 폭을 갖는 병렬 데이터 버스의 폭을 증가하지 않고, 집적 회로의 병렬 디지털 데이터의 전송률을 상당히 증가시키는 방법 및 시스템에 관한 것이다.
집적 회로는, 예를 들면, 다수의 트랜지스터 및 다수의 레지스터와 그들의 기능적 조합과 같은 복수의 접속된 회로 요소(elements)로 구성되는 디바이스로서, 실리콘 결정(silicon crystal) 또는 다른 반도체 재료의 단일 칩 상에 제조된다. 집적 회로 제조 기술에 있어서, 상당한 수의 집적 회로 디바이스가 복수의 칩에 실장되고 있다. 디바이스의 수가 증가하면 할수록, 해당 칩에 대한 입출력(I/O) 접속도 그 만큼 더 필요하게 된다.
제조 후, 집적 회로는 일반적으로 소정의 전체 시스템에서 소정의 기능을 수행하는 데에 이용된다. 예를 들면, 주문형 집적 회로(Application Specific integrated circuit) 네트워크 서버 컴퓨터에서 많은 전용 기능을 수행하는 데에 이용되고 있다. 그러한 전체 시스템에서 다른 회로 구성 요소와 함께 기능하기 위해, 집적 회로는 이들 회로 구성 요소와 통신하여야 한다. 그러한 통신은 전형적으로 인쇄 회로 기판으로서 알려진 것 위에 레이 아웃(lay out)된 도전 경로를 경유하여 행해진다.
인쇄 회로 기판은 전형적으로, 플라스틱 또는 섬유 유리(fiberglass)와 같은 비도전 재료로 이루어진 평판 보드이며, 그 위에 칩(집적 회로를 포함하나, 이에 한정되는 것은 아님)과 다른 구성 요소가 통상 이들을 지지하기 위해 설계된 사전 드릴링된 홀 내에 실장된다. 이들 홀은 그 보드의 표면상에 인쇄된 사전 정의된 도전성 금속 경로에 의해서 전기적으로 접속되어 있다. 전기적 구성 요소로부터 돌출되는 금속 리드는 도전성 금속 경로에 납땜됨으로써 접속을 형성한다. 보다 최근에는, 핀과 관통 홀을 요구함이 없이 구성 요소를 인쇄 회로 기판에 부착하는데 표면 실장 기술이 이용되고 있다.
전기적 구성 요소로부터 돌출한 금속 리드에 접속된, 도전성 금속 경로의 각 세트는 전형적으로 병렬 데이터 버스(parallel data bus)로서 불린다. 병렬 데이터 버스는 단일 시간에 전송할 수 있는 비트 수에 의해서 특징지어지고, 이 비트 수는 집적 회로의 금속 리드에 와이어링된 병렬 도전 경로(와이어라 생각할 수 있음)의 수와 동일하다. 이들 병렬 도전 경로의 수는 전형적으로 버스의 폭으로서 지정된다.
집적 회로의 소형화는 보다 많은 데이터 처리 능력을 적은 용적으로 팩킹(packing)할 수 있게 하였다. 데이터 처리 능력을 증가시키려면, 각 집적 회로에 대한 보다 많은 금속 리드(집적 회로에 대한 I/O 접속)를 제공할 필요가 있다. 그러나, 집적 회로의 적은 용적은, 그러한 금속 리드간의 간격이 촘촘하게 되는 결과를 낳았다. 결국, 현재의 집적 회로를 이용하는 인쇄 회로 기판상에서, 집적 회로의 I/O 접속들은 물리적으로 매우 근접해 있다. 따라서, 그 도전 경로들은, 적어도 개개의 I/O 접속과 연결되는 곳에서는, 또한 서로 매우 근접해 있다.
단지 공간 차원의 관점에서 볼 때, 병렬로 배치될 수 있는 도체(conductor)의 양에 상한이 존재해야 함을 알 수 있다. 그러나, 공간적인 제한에 이르기 오래 전에, 그러한 병렬 도체간의 전자기적 간섭(electromagnetic interference)(예를들면, 카플링 효과(coupling effect))이, 데이터 전송 효율에 영향을 미치기 시작하는데, 이는 어느 시점에서 그러한 간섭 효과가 보다 많은 도체의 병렬 배치를 불가능하게 하기 때문이다.
동작 가능하게 병렬 접속되는 도체의 수의 한계에 빠르게 접근하는 동안, 집적 회로의 처리 능력은 집적 회로의 용적이 계속하여 줄어드는 동안, 계속 증가한다. 집적 회로가 매번 향상되는 데에는 전형적으로 처리된 데이터를 칩상으로 그리고 칩 외부로 전송하기 위한 버스 폭의 증가를 필요로 한다. 즉, 집적 회로의 데이터 버스 요구 조건은 16에서 32로, 32에서 64로, 64에서 128 라인 버스로 이동해 왔으며, 보다 최근의 진보 기술중 몇몇은 256 라인 이상의 것을 요구하고 있는데, 버스 요구 조건에 대한 끝이 보이지 않는다. 그러나, 전술한 바와 같이, 데이터 버스 폭의 물리적 제약이 문제가 되고 있고, 이러한 동향에 비추어 볼 때, 데이터 버스 자체가 머지 않아 데이터 처리의 병목(bottleneck)이 될 것이다. 이것은, 이용가능한 병렬 데이터 버스가 집적 회로로/로부터 그러한 데이터를 전송할 수 있는 것 보다 빠르게 집적 회로가 병렬 데이터를 처리, 전송, 수신할 수 있음을 의미한다.
따라서, 소정 폭의 병렬 버스에 새로운 라인 또는 도체를 별도로 증가시키지 않고, 소정 폭의 병렬 데이터 버스를 통한 병렬 디지털 데이터 전송율을 증가시킬 수 있는 방법 및 시스템이 필요하다는 것은 자명하다.
따라서, 본 발명의 목적은 소정 폭의 병렬 데이터 버스를 통해서 디지털 데이터를 전송/수신하는 집적 회로와 함께 사용하기 위한 방법 및 시스템을 제공하는 데에 있다.
본 발명의 다른 목적은, 소정 폭의 병렬 데이터 버스를 통해서 디지털 데이터를 전송/수신하는 집적 회로와 함께 이용되고, 소정 폭의 병렬 데이터 버스의 폭을 증가시킬 필요없이, 집적 회로의 병렬 디지털 데이터 전송율을 상당량 증가시킬 수 있는 방법 및 시스템을 제공하는 데에 있다.
상기의 목적은, 소정 폭의 병렬 데이터 버스와 함께 사용되어, 상기 소정 폭의 병렬 데이터 버스 보다 큰 병렬 데이터 전송률 및 수신률을 제공하는 방법 및 회로에 의해 달성된다. 전송을 개선하는 것과 관련하여, 제 1 세트의 병렬 디지털 데이터 신호가 수신되는 적어도 두 개의 입력과 제 2 세트의 병렬 디지털 데이터 신호가 전송되는 하나이상의 출력을 가지며, 제 2 세트는 제 1 세트보다 작고, 제 1 세트내에 포함된 정보를 나타내는, 폭 축소 회로 요소가 제공된다. 또한, 폭 축소 회로 요소의 하나이상의 출력은, 소정 폭의 병렬 데이터 버스와 동작 가능한 접속을 형성하기에 충분한 병렬 커넥터와 동작 가능하게 접속된다. 게다가, 전송을 개선하는 것과 관련하여, 제 1 세트의 병렬 디지털 데이터 신호는 폭 축소 회로 요소에 의해 수신된다. 이 폭 축소 회로 요소는 제 2 세트의 병렬 디지털 데이터 신호를 생성하고, 제 2 세트는 제 1 세트보다 작고, 제 1 세트내에 포함된 정보를 나타내며, 그후 제 2 세트는 소정 폭의 병렬 데이터 버스를 경유하여 전송된다. 수신을 개선하는 것과 관련하여, 제 2 세트의 병렬 디지털 데이터 신호가 수신되는 하나이상의 입력과 제 1 세트의 병렬 디지털 데이터 신호가 전송되는 적어도 두 개의 출력을 가지며, 제 1 세트는 제 2 세트보다 크고, 제 2 세트내의 부호화된 정보를 나타내는, 폭 확장 회로 요소가 제공된다. 폭 확장 회로 요소의 하나이상의 입력은, 소정 폭의 병렬 데이터 버스와 동작 가능한 접속을 형성하기에 충분한 병렬 커넥터와 동작 가능하게 접속된다. 게다가, 병렬 수신과 관련하여, 폭 확장 회로 요소는, 소정 폭의 병렬 데이터 버스를 경유하여 제 2 세트의 병렬 디지털 데이터 신호를 수신한다. 폭 확장 회로 요소는 제 1 세트의 병렬 디지털 데이터 신호를 생성하고, 제 1 세트는 제 2 세트 보다 크고, 제 2 세트내에 포함된 부호화된 정보를 나타내며, 그후 제 1 세트는 전송된다.
본 발명의 부가적인 목적, 특징 및 이점은 다음의 상세한 설명으로부터 자명해질 것이다.
도 1a는 본 발명의 제 1 실시예에 따른 블럭도,
도 1b는 본 발명의 제 1 실시예에 따른 다른 블럭도,
도 2a는 본 발명의 제 1 실시예에 의해 이용된 하나의 방법을 설명하는 하이 레벨 논리 흐름도,
도 2b는 본 발명의 제 1 실시예에 의해 이용된 다른 방법을 설명하는 하이 레벨 논리 흐름도,
도 3은 도 1에 설명한 바와 같은 본 발명의 실시예의 보다 상세한 기능 블록도,
도 4는 전류 소스 드라이버(7) 및 기준 전압 발생기(8)의 전기적 디바이스 및 기능 불럭을 도시한 도면,
도 5는 다중 레벨 컨버터(12)(도 3)를 구현한 회로,
도 6은 하나의 I/O 버스 라인으로부터의 상이한 아날로그 전류 레벨을 비트 A, B의 조합에 의해 표현된 등가의 2진으로 변환하는 것을 도시한 도면,
도 7은 기준 전압 복제기(13)(도 3)의 실시예를 도시한 도면,
도 8은 도 5에서의 전류 소스(28)를 제어하는 데에 이용된 고속 전류 소스 스위치(29)를 도시한 도면,
도 9는 도 3의 인터페이스 래치(6)를 도시한 도면,
도 10은 도 3의 멀티플렉서(11)에 대한 전기 회로를 도시한 도면,
도 11은 3비트 다중 레벨 컨버터의 구조를 도시한 도면,
도 12는 도 3에서의 인터페이스 래치(6) 및 전류 소스 드라이버(7)의 기능을 수행하는 일반적 구조를 도시한 도면.
도면의 주요부분에 대한 부호의 설명
100 ; 처리 회로 요소102 ; 폭 축소 회로 요소
104 ; 처리 요소 출력/폭 축소 입력 라인
106 ; 출력 라인108 ; 병렬 커넥터
110 ; 병렬 데이터 버스112 ; 데이터 버스 라인
이하, 본 발명에 따른 방법 및 시스템의 실시형태를 도면을 참조하여 설명한다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 블럭도가 도시되어 있다. 도 1a에 도시한 바와 같이, 처리 회로 요소(100)는 그의 출력을 처리 요소 출력/폭 축소(width reduction) 입력 라인(104)을 경유하여 폭 축소 회로 요소(102)에 공급한다. 도 1a에 있어서, 폭 축소 회로 요소(102)는 N×소정의배수(some multiple)를 갖는 처리 요소 출력/폭 축소 입력 라인(104)을 그의 입력으로서 수신한다(여기서, '소정의 배수'는 제로아닌 양의 정수이고, N 또한 제로아닌 양의 정수이다).
폭 축소 회로 요소(102)는 N×소정의 배수를 갖는 처리 요소 출력/폭 축소 입력 라인(104)을 출력 라인(106)으로 부호화한다. 도 1a에 도시한 바와 같이, 폭 축소 회로 요소(102)는 N×소정의 배수를 갖는 처리 요소 출력/폭 축소 입력 라인(104)내에 포함된 정보를 N개의 출력 라인(106)으로 부호화한다. 그후, N개의 출력 라인(106)은 병렬 데이터 버스(110)와 용이하게 접속되는 병렬 커넥터(108)와 접속되며, 병렬 커넥터(108)는 N개의 출력 라인(106)으로 구성된다.
상기로부터 알 수 있듯이, 폭 축소 회로 요소(102)는 'N×소정의 배수'를 갖는 처리 요소 출력/폭 축소 입력 라인(104)을 가지는 처리 회로 요소(100)가, 병렬 데이터 버스(110)가 'N×소정의 배수'를 갖는 처리 요소 출력/폭 축소 입력 라인(104)과 부합하기에 충분한 폭으로 확장될 필요없이―본 발명의 실시예가 아니면 필요하였을 것임―, 'N×소정의 배수'의 라인상의 디지털 정보를 병렬 데이터 버스(110)를 이용하여 전송할 수 있게 해준다. 여기서, 병렬 데이터 버스(110)는 N개의 데이터 버스 라인(112)으로 구성된다.
도 1b를 참조하면, N개의 데이터 버스 라인(112)으로 구성되는 병렬 데이터 버스(110)가 도시되어 있다. 이 병렬 데이터 버스(110)는 병렬 커넥터(108)와 접속된다. 병렬 커넥터(108)는 N 개의 입력 라인(114)을 가진다. N 개의 입력 라인(114)은 폭 확장(width expansion) 회로 요소(116)로 공급된다. 폭 확장 회로요소(116)는 N 개의 입력 라인(114)을 N×소정의 배수를 갖는 폭 확장 출력/처리 요소 입력 라인(118)으로 복호화한다(폭 확장 출력/처리 요소 입력 라인(118)의 개수가 처리 요소 출력/폭 축소 입력 라인(104)의 수와 동일하더라도, 이들 개수는 반드시 동일할 필요는 없고, 실제로 상이할 수 있다는 것을 이해하여야 한다). 여기서, '소정의 배수'는 소정의 제로가 아닌 양의 정수이며, N도 제로아닌 양의 정수이다.
폭 확장 출력/처리 요소 입력 라인(118)은 처리 회로 요소(120)로 공급된다.
상기로부터 알수 있듯이, 폭 확장 회로 요소(116)는, 병렬 데이터 버스(110)를 'N×소정의 배수'를 갖는 폭 확장 출력/처리 요소 입력 라인(118)과 부합하기에 충분한 폭으로 확장할 필요없이, N 개의 데이터 버스 라인(112)으로 구성된 병렬 데이터 버스(110)가 N 개의 데이터 버스 라인상의 디지털 정보를 전송할 수 있도록 하며, 그 결과 이러한 전송은 병렬 데이터 버스 라인(112)을 통해 'N×소정의 배수'의 폭 확장 출력/처리 요소 입력 라인(118)을 전송하는 것과 같게 된다.
도 1a 및 도 1b에 도시한 바와 같이, 폭 축소 회로 요소(102) 및 폭 확장 회로 요소(116)는, 어느 하나 또는 모두가 기존의 집적 회로를 보충하는데 이용될 때에는 독립형(stand-alone) 회로 요소로서 기능한다. 이와 달리, 도 1a 및 도 1b에 점선으로 도시한 바와 같이, 폭 축소 회로 요소(102) 및 폭 확장 회로 요소(116)는 집적 회로 팩키지(122) 및 집적 회로 팩키지(124)에 내장될 수 있다.
도 2a 및 도 2b는, 본 발명의 일실시예에서 이용되는 두 개의 방법을 설명하는 하이 레벨 논리 흐름도이다. 도 2a를 참조하면, 단계(202)에서, 폭 축소 회로요소(102)는 제 1 세트의 병렬 데이터 신호를 수신한다. 단계(204)에서, 폭 축소 회로 요소(102)는 수신한 제 1 세트의 병렬 데이터 신호를 제 2 세트의 병렬 데이터 신호로 부호화한다. 여기서, 제 2 세트는 수신한 제 1 세트보다 작지만(하나의 신호만큼 작다), 수신한 제 1 세트에서의 데이터를 여전히 나타낸다. 그후, 프로세스는 단계(206)로 진행한다. 단계(206)에서, 폭 축소 회로 요소(102)는 제 2 세트의 병렬 데이터 신호를 전송한다. 계속해서, 프로세스는 단계(208)로 진행하여 정지한다.
도 2b를 참조하면, 단계(210)에서, 프로세스가 개시된다. 단계(212)에서, 폭 확장 회로 요소(116)는 제 2 세트의 병렬 데이터 신호(제 1 세트보다 하나의 신호만큼 작을 수 있다)를 수신한다. 단계(214)에서, 폭 확장 회로 요소(116)는 수신한 제 2 세트의 병렬 데이터 신호를 제 1 세트의 병렬 데이터 신호로 복호화한다. 여기서, 제 1 세트는 제 2 세트보다 크고, 수신한 제 2 세트로 부호화된 데이터를 나타낸다. 그후, 프로세스는 단계(216)로 진행한다. 단계(216)에서 폭 확장 회로 요소(116)는 제 1 세트의 병렬 데이터 신호를 전송한다. 계속해서, 프로세스는 단계(218)로 진행하여 정지한다.
도 3은, 도 1에서 설명한 본 발명의 실시예의 보다 상세한 다이아그램을 여러 기능 블럭에 의해 개략적으로 도시한 것이다. 이러한 보다 상세한 다이아그램은 병렬 데이터 버스(110) 폰을 통한 단방향 전송의 환경(context)에서 설명될 것이다. 이해를 쉽게 하기 위해, 도 3에 있어서, N은 '1'이고, '소정의 배수'는 '2'이다. 따라서, 'N×소정의 배수'는 '2'가 된다. 그러나, 본 기술 분야에서의 당업자는 'N' 은 사실상 임의의 양의 정수일 수 있고, 'N×소정의 배수'는 1보다 큰 임의의 양의 정수일 수 있고, 개시된 회로는 본 기술 분야에 잘 알려진 표준 엔지어링 기법(standard engineering techniques)에 의해 그러한 구성을 수용하도록 변경될 수 있다는 것을 이해할 것이다.
도 3에 구현된 바와 같이, 처리 회로 요소(100)는 인터페이스 래치(6), 전류 소스 드라이버(7) 및 기준 전압 발생기(8)로서 구현된 폭 축소 회로 요소(102)를 구비한 공통 집적 회로 칩(일반적으로, 참조 부호'122')이다. 집적 회로(122)에서 행해지는 동작은 일반적으로 디지털 포맷으로 이루어진다.
또한, 일반적으로 124에서의 유사한 칩(124)도 또한 디지털 포맷으로 동작하고, 도 3에 도시한 실시예의 목적상, 처리 회로 요소(120)를 포함하고, 주변 멀티플렉서(MUX)(11), 다중 레벨 컨버터(12) 및 기준 전압 복제기(13)로서 구현된 폭 확장 회로 요소(116)를 가진다. 본 실시예의 각 요소에 의해 행해진 기능의 상세한 설명으로부터 알 수 있듯이, 기준 전압 발생기(8) 및 기준 전압 복제기(13)의 위치는 본 발명의 기능을 유지하면서 비교적 용이하게 상호 교환될 수 있다. 마찬가지로, 도 3에 도시한 본 발명이, 데이터가 처리 회로 요소(100)로부터 처리 회로 요소(120)로만 전송되는 실시예에 관한 것이지만, 인터페이스 래치(6), 전류 소스 드라이버(7), 다중 레벨 컨버터(12) 및 주변 멀티플렉서(11)의 복제는 I/O 병렬 데이터 버스(110)를 통한 양방향 데이터 전송을 가능하게 할 것이다.
도 3에 도시한 테이블은, 전류 소스 드라이버(7)에 의해 발생되고 다중 레벨 컨버터(12)에 의해 복호화된 전류 레벨이, 처리 회로 요소(100)로부터 누적되어 처리 회로 요소(120)에 전송되는 다중 디지털 데이터 포맷 비트를 나타내도록 정의될 수 있는, 구현예를 위한 신호 값을 설명하는 것이다. 이 테이블은 버스의 단일 라인상의 전류 레벨이 래치된 디지털 데이터의 다중 비트를 어떻게 나타내는가를 예시한다. 여기서, 전류 소스는 0, I/2, I 또는 3I/2중의 어느 하나인 순(net) 전류 레벨을 버스 라인상에 제공하여, 후속 프로세서 기반 생성 비트 A 및 B에 대한 비트 조합 00, 01, 10 또는 11을 각각 나타내도록 한다.
본 발명의 다른 측면은, 공통 집적 회로 칩상의 집적 회로 디바이스가 집적 회로(122) 또는 집적 회로(124)이든지 간에, 유사한 제조 프로세스 변동을 공유하고, 동일한 열 조건하에 놓인다는 사실에 관련된다. 본 발명은 발생단 및 수신단의 양단에서 'N×소정의 배수'에서 'N'로의 변환 및 'N'에서 'N×소정의 배수'로의 변환의 정확성을 유지하면서, 집적 회로 칩들을 상호 연결하는 버스를 통한 신호의 전류 모드 전송을 가능하게 한다. 다중 레벨간의 차별화는 기준 전압 발생기(8) 및 기준 전압 복제기(13)를 통해 달성되고, 이들 기준 전압 발생기(8) 및 기준 전압 복제기(13)는 라인(14)상의 공통 기준 전류 IREF에 의해 관련된다. 그러나, 제조의 정확성이 증가함에 따라, 그러한 공통 기준 전류는 결국 필요없게 될 수 있다.
도 4는, 복수의 전자 디바이스 및 기능 블록에 의해 전류 소스 드라이버(7) 및 기준 전압 발생기(8)를 개략적으로 도시한 것이다. 기준 전압 발생기(8)는 바람직하게는 집적 회로(122)로부터 발생된 표준 전압 VSTD를 이용하여, 기준 전압 VREF을 집적 회로(122)의 라인(16)상에 발생한다. 이 기준 전압 VREF은 집적 회로(122)상에서, 전류 미러 접속된 정교한 치수의 전계 효과 트랜지스터들을 이용하는 집적 회로(122)의 환경내에서 전류 I의 정확한 증가분 값을 생성하는데 사용된다. 공통 기준 전류의 존재는, 전류 미러 회로에 의해 발생된 신호들이 정확하게 관련되도록 보장한다. 그러나, 칩 기반 생성 기준 전압이 허용 레벨내에 있어야 한다는 점에서, 제조 정확도가 증가함에 따라 그러한 공통 기준 전류는 결국 필요없게 될 수 있다(예를 들면, 라인(14)상의 'IREF' 가 더 이상 존재하지 않고, 대신에 표준 전압 VSTD소스가 기준 전압 발생기(8)에 입력되는 것과 유사한 방식으로 VSTD소스가 기준 전압 복제기(13)에 입력될 것임). 라인(16)상의 VREF은 전계 효과 트랜지스터(17)에 인가되어 고정 값 IREF의 전류 소스를 생성한다. 이 전류 소스는, 집적 회로 팩키지(122)로부터 집적 회로 팩키지(124)로의 병렬 데이터 버스(110)를 통한 전송을 위한 발생된 전류 I의 배수 mI, nI(여기서, m, n은 양의 값)이다. 상이한 전류 크기는 폭/길이(W/L) 비에 의한 트랜지스터 크기 스케일링으로부터 도출된다.
도 4는 병렬 데이터 버스(110)의 라인(1)에 대한 전류 소스 드라이버를 도시한다. 버스(110)의 라인(1)에 대한 전류 소스 드라이버(7)는 스위치 전류 소스(18) 및(19)로 구성되고, 스위치(21) 및 (22)의 각 상태에 따라 스위치 전류 소스(18)의 출력은 0 또는 I/2중의 어느 하나이고, 스위치 전류 소스(19)의 출력은 0 또는 I중의 어느 하나이다. 스위치(21) 및/또는 스위치(22)가 인에이블될 경우, 기준 전압 VREF에 응답하여 스위치 전류 소스(18) 및 (19)에서 발생한 전류는 각각 I/2 또는 I의 크기로서 제공된다. 바람직하게는, 전류 소스는 전류 미러 접속된 전계 효과 트랜지스터들이다. 스위치(21) 및 (22)의 상태는 각 비트 B 및 A에 관련된 2 진값으로 정의되고, 각 비트는 인터페이스 래치(6)(도 3)로부터 구해진다. 라인(1)상의 전류 iT는 전류 소스(18) 및 전류 소스(19)에서 발생한 두 개의 전류의 순합(net sum)으로, 도 3의 테이블에 도시한 바와 같은 증가 값 0, I/2, I 또는 3I/2를 갖는다. 소정의 설계는, 도 4의 전류 소스(20)에서 도시한 바와 같이, 'N×소정의 배수'에서 'N'로의 변환, 및 'N'에서 'N×소정의 배수'로의 변환을 위한 전계 효과 트랜지스터의 동작 위치를 최적화하기 위해, 바이어스 전류를 라인(1)으로 공급할 수 있다.
전류 소스 드라이버(7)은, 기준 전압 발생기(8)에 의해 발생한 기준 신호를 이용하여, 병렬 디지털 데이터 입력 비트 쌍 A 및 B간의 'N×소정의 배수'의, 부호화된 출력 전류 iT에 의해 표현된 'N' 병렬 디지털 데이터 출력 비트로의 변환을 수행한다. 또한, 기준 전압 발생기(8)는 기준 전류 신호 IREF를 집적 회로(124)의 수신단에 공급하여, 'N' 병렬 디지털 데이터 출력 비트 신호를 'N×소정의 배수' 포맷으로의 정확한 복호화를 보장한다. 복호화는 도 5에서의 회로를 이용하여 행해진다.
다중 레벨 컨버터(12)(도 3)를 구현한 회로가 도 5에 도시되어 있다. I/O 버스의 라인(1)상의 iT에 의해 표현된 'N' 병렬 디지털 데이터 출력 비트 신호는 활성 터미네이터(terminator)(23)에 의해 싱크(sink)된다. 전술한 바와 같이, 전류 iT의 크기는 0, I/2. I 또는 3I/2이며, 이들은 터미네이터와 전계 효과 트랜지스터(24) 및 (26)의 미러 접속된 전극상에 각각의 전압을 발생한다. 전계 효과 트랜지스터(24) 및 (26)로 유입된 전류는 별도의 채널에서 전류 소스(27) 및 (28)에 의해 발생된 전류 I/2 및 I와 비교된다. 여기서, 전류 소스(28)는 출력 라인(31)상의 2진 상태의 비트 A에 응답하여 고속 전류 소스 스위치(29)에 의해 선택적으로 인에이블되는 것에 주목하길 바란다. 출력 라인(32)상의 출력 B는 스위칭된 전류 소스(28)에 의해 발생된 전류와 관련하여, 전계 효과 트랜지스터(26)에 의해 싱크된 전류에 따라 달라진다. 전류 소스(33)는, 비트 A 및 B에 관한 전계 효과 트랜지스터(34) 및 (36)내에 반영된 전류 싱크 효과를 통해서 임계값이 전술한 레벨들 사이의 중앙에 놓이도록 바이어스를 공급한다. (37)에서의 테이블은 입력 전류 iT와 2 진 포맷 값의 비트 A 및 B 사이의 관계를 정의한다.
라인(32)상의 비트 B의 2진 상태가 고속 비변환 전류 소스 스위치 (29) 및 스위칭된 전류 소스(28)를 통해서 라인(31)상의 비트 A의 상태에 영향을 받는다고 가정한 경우, 비트 B의 제 1 상태가 가능한 신속하게(공칭적으로(nominally) 그 클럭 사이클의 작은 부분) 결정될 필요가 있다. 도 6의 파형도에서 도시한 바와 같이, 참조부호 (38)로 도시한 한순간의 스파이크는 비트 A가 전류 소스(28)로 스위칭될 때까지 라인(32)상의 비트 B에 나타난다. 도 6은, I/O 버스의 하나의 라인을통해서 입력되는 상이한 아날로그 전류 레벨을 A 및 B의 조합에 의해 표현된 등가의 2 진값으로 변환하는 것을 나타낸다. 전류 레벨은 변환된 디지털 출력에서의 제 1 플롯의 우측에 도시되어 있다. 이들 전류 레벨은 수직으로 정렬된 점선을 통해서 도시된다.
도 7은 기준 전압 복제기(13)(도 3)의 실시예를 도시한 도면이다. 터미네이터(39)(즉, 전계 효과 트랜지스터 디바이스)는 집적 회로(124)상에 존재하고, 터미네이터(23)(도 5)가 생성됨과 동시에 제조된다. 따라서, 이들 두 개의 디바이스는 그들의 전기적 특성 뿐만 아니라 열 정합 조건에서도 비교적 잘 정합된다. 터미네이터(23) 및 (39)는 동일한 전류하에 놓일 때, 대응하는 기준 전압을 생성하도록, 물리적으로 정합될 수 있다. 기준 전류 IREF가 nI량으로 설정될 경우, 터미네이터(39)는 전류 미러를 구성하는 다수의 트랜지스터(41), (42) 및 (43)에 접속되어, 전계 효과 트랜지스터 채널 치수의 변화만으로, I/4, I/2 및 I의 연속적인 전류 흐름을 규정할 수 있다. 트랜지스터(41), (42) 및 (43)에 의해서 발생된 정확하게 스케일되고 복제된 전류는 집적 회로(122) 및 (124)에서 모두 전류 'I'로 공통으로 참조된 바와 같이, 도 5에서의 전류 소스(27), (28) 및 (33)이다. 이러한 방법으로, 도 5에서 열거된 바와 같이, 다중 레벨 컨버터(12)는 별개의 집적 회로 칩의 환경 및 잠재적으로 서로 다른 환경 조건에서 정확한 아날로그의 통상의 변환을 위한 차별화(differentiation)를 달성한다.
도 5에서의 전류 소스(28)를 제어하는 데에 이용된 고속 전류 소스스위치(29)가 도 8에 도시되어 있다. 도 5의 실시예에 있어서, 고속 전류 소스 스위치(29)를 구동하는 비트는 도 5에서의 라인(31)에 대응하는 비트 A이다. 고속 전류 소스 스위치 (29)의 출력은 전류 소스(28) 및 관련 전류 I를 선택적으로 인에이블시키거나 디스에이블시킨다. 도 8의 실시예에서 이용한 두 개의 전류 싱크는 전력 소비를 최소화하기 위해 전류 I에서 스케일된 값들이다.
도 3의 인터페이스 래치(6)는 도 9의 실시예에 도시되어 있다. 인터페이스 래치(6)에서의 버스 라인에 의해 개별적으로 행해지는 기능은, 다중 연속 클럭 사이클에 걸쳐 프로세서로부터 데이터를 수신하고, 데이터를 래치하고, 데이터의 조합을 'N×소정의 배수'에서 'N'으로의 동시 변환을 위해 입력으로서 전류 소스 드라이버(7)로 공급하는 것이다. 여기서, 'N'은 1이고, 'N×소정의 배수'는 2이다. 개개의 병렬 데이터 버스 라인에 접속된 그러한 디바이스가 사실상 무제한의 변환 시나리오를 가능하게 할 것임을 이해할 것이다. 도 9에 도시한 바와 같이, 프로세서 버스로부터의 라인(1)은 입력으로서 래치(44)로 공급되며, 래치(44)의 출력은 연속적인 프로세서 클럭에서 그 라인상에서 래치(46)에 공급된다. 이와 관련하여, 래치(47) 및 (48)는 일실시예에서 프로세서 클럭 속도의 절반의 속도로 동작하는 대응하는 I/O 클럭과 동기되어, 래치(44) 및 래치(46)로부터의 출력을 수신하며, 연속적인 I/O 클럭에서 비트 A 및 비트 B를 나타내는 데이터를 출력한다. 이들 비트 A 및 B는 프로세서로부터의 라인(1)상의 연속적인 2진값이다. 래치(47) 및 (48)로부터의 비트는 도 4에 도시한 게이트(21) 및 게이트(22)를 위한 인에이블 신호로서 기능한다.
도 10은 도 3에 도시한 멀티플렉서(11)의 전기 회로도이다. 멀티플렉서(11)는, 원래 처리 회로 요소(100)(도 3)으로부터 전송된 순서를 유지하면서, 복호화된 디지털 포맷 데이터를 'N' 병렬 디지털 데이터 비트 신호에서 'N×소정의 배수'의 병렬 디지털 데이터 비트 신호 포맷으로 효율적으로 변환한다. 도 10의 실시예에 있어서, 멀티플렉서(11)는 I/O 클럭 신호에 따라 동작하고, 모든 것중 하나가 처리 회로 요소(100) 및 (120)으로부터의 데이터를 전송하는 버스 라인을 선택(pull)하는 데에 이용된 회로를 나타낸다. 프로세서 클럭은 I/O 클럭과 동기하여 발생하여야 한다.
도 11에 도시한 다중 레벨 컨버터(49)는 3비트 다중 레벨 컨버터에 대한 구조를 예시한다. 다중 레벨 컨버터(49)는, 처음 도 5에서 설명한 기본 구조가, 관련된 전류 소스 및 고속 스위치(29)와의 비교를 행하는 데에 이용된 채널의 수, 소위 채널(51), (52) 및 (53)의 증가를 통해 다수의 추가적인 비트에 대해서, 어떻게 확장될 수 있는가를 나타낸다. 특히, 기본 구조는 다양한 채널(51), (52) 및 (53)에서의 비교가 실질적으로 동시에 행해지고, 이에 따라, 다중 레벨 컨버터(49)가 플래쉬 컨버터와 유사한 방식으로 동작하게 된다는 점에서, 특히 고유하고 가치있다. 입력 전류 iT는, 각각의 이산 레벨중의 어느 하나로 특징지어지는 3개의 2진 비트를 나타내도록 부호화된 다중 레벨 신호로서, 다중 레벨 컨버터(49)의 동작에 의해, 출력 비트 1, 2 및 3에 의해 표현된 바와 같은 등가의 2진 비트 값을 생성한다. 여기서 도시된 최하위의 전류 단계는 I이고, 이전 실시예에 있어서의 최소 단계는I/2이다. 테이블 A를 참조하라. 다양한 전류 소스는 전술한 실시예를 유지하면서 생성되고 스위칭된다. 여기서, 고속 전류 소스 스위치(29)는 바람직하게는 도 8에 도시한 것이다. 도 11에 도시한 실시예의 기본적인 구조는 보다 많은 채널을 이용하여 추가의 비트 레벨로 확장될 수 있고, 선택적으로 스위칭된 전류 소스에서 10진 크기를 표현할 수 있다.
테이블 A
iT비트 비트 3 비트 2 비트 1
0 0 0 0
I 0 0 1
2I 0 1 0
3I 0 1 1
4I 1 0 0
5I 1 0 1
6I 1 1 0
7I 1 1 1
도 12는, 추가 레벨의 아날로그 전송을 위해, 도 3의 블럭(6 및 7)에 부여된 인터페이스 래치(6) 및 전류 소스 드라이버(7)의 기능을 수행하는 일반화된 구조를 개략적으로 도시한 것으로, 이에 의해 디지털 포멧 데이터의 추가의 클럭 사이클을 (54)에서 래치들내에 누적되고, (56)에서 전류 소스 신호로 개별적으로 변환되고, 데이터 버스의 라인을 통한 전송을 위해, 단일 비트 아날로그 전류('IOUT')로서 누적된다.
특히, 본 발명은 정확하게 부호화되고 복호화된 아날로그 전류를 이용하여, 라인 대역폭을 효율적으로 확장하는 별개의 집적 회로 디바이스간에 다수의 디지털 비트를 단일 라인을 통해 동시에 전송하는 시스템 및 방법을 규정한다는 점에서 특히 가치있다.
본 명세서에 제시한 실시예들은 본 발명이 실시될 수 있는 다수의 실시예를 예시한 것이며, 따라서, 첨부된 특허 청구 범위에서 정의된 본 발명으로부터 벗어나지 않는 한 그 등가물로 치환될 수 있음을 당업자라면 이해할 것이다.
따라서, 본 발명에 의하면, 소정 폭의 병렬 데이터 버스를 통해서 디지털 데이터를 전송/수신하는 집적 회로와 함께 이용되고, 소정 폭의 병렬 데이터 버스의 폭을 증가시킬 필요없이, 집적 회로의 병렬 디지털 데이터 전송율을 상당량 증가시킬 수 있는 방법 및 시스템을 제공할 수 있다.

Claims (18)

  1. 복수의 요소(elements)를 가지며, 소정 폭의 병렬 데이터 버스와 함께 이용되어, 상기 소정 폭의 병렬 데이터 버스보다 큰 병렬 데이터 전송률을 제공하는 개선된 회로에 있어서,
    제 1 세트의 병렬 디지털 데이터 신호가 수신되는 적어도 두 개의 입력과, 제 2 세트의 병렬 디지털 데이터 신호가 전송되는 하나 이상의 출력을 구비한―여기서, 상기 제 2 세트는 상기 제 1 세트보다 작고, 상기 제 1 세트내에 포함된 정보를 나타됨―폭 축소(width reduction) 회로 요소를 포함하며,
    상기 폭 축소 회로 요소가, 상기 제 1 세트의 병렬 디지털 데이터 신호를 2진 포맷의 전압으로 수신하고 상기 제 2 세트의 병렬 디지털 데이터 신호를 부호화된 아날로그 포맷의 전류로 전송하는 회로를 더 포함하는 개선된 회로.
  2. 제 1 항에 있어서,
    상기 폭 축소 회로 요소의 상기 하나 이상의 출력에 동작 가능하게 접속되며, 상기 소정 폭의 병렬 데이터 버스와 동작 가능한 접속을 형성하기에 충분한 병렬 커넥터를 더 포함하는 개선된 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 폭 축소 회로 요소가,
    상기 폭 축소 회로 요소의 상기 적어도 두 개의 입력으로서 기능하는 병렬의 적어도 두 개의 도체와,
    상기 폭 축소 회로 요소의 상기 하나 이상의 출력으로서 기능하는 적어도 하나의 도체를 더 포함하는 개선된 회로.
  5. 제 1 항에 있어서,
    적어도 두 개의 병렬 디지털 데이터 신호 출력을 가지며, 상기 적어도 두 개의 병렬 디지털 데이터 신호 출력이 상기 폭 축소 회로 요소의 상기 적어도 두 개의 입력에 각각 동작 가능하게 접속된 적어도 하나의 처리 요소를 더 포함하는 개선된 회로.
  6. 제 5 항에 있어서,
    상기 폭 축소 회로 요소가, 상기 제 1 세트의 병렬 디지털 데이터 신호를 전압 형태로 수신하고, 상기 제 2 세트의 병렬 디지털 데이터 신호를 전류 형태로 전송하는 회로를 더 포함하는 개선된 회로.
  7. 제 6 항에 있어서,
    상기 폭 축소 회로 요소가,
    상기 폭 축소 회로 요소의 상기 적어도 두 개의 입력으로서 기능하는 병렬의 적어도 두 개의 도체와,
    상기 폭 축소 회로 요소의 상기 하나 이상의 출력으로서 기능하는 적어도 하나의 도체를 더 포함하는 개선된 회로.
  8. 복수의 요소를 가지며, 소정 폭의 병렬 데이터 버스를 이용하여, 상기 소정 폭의 병렬 데이터 버스보다 큰 병렬 데이터 전송률을 제공하는 개선된 회로에 있어서,
    제 2 세트의 병렬 디지털 데이터 신호가 수신되는 하나 이상의 입력과, 제 1 세트의 병렬 디지털 데이터 신호가 전송되는 적어도 두 개의 출력을 가지며―여기서, 상기 제 1 세트는 상기 제 2 세트보다 작고, 상기 제 2 세트내에 부호화된 정보를 나타냄―폭 확장(width expansion) 회로 요소를 포함하며,
    상기 폭 확장 회로 요소가, 상기 제 2 세트의 병렬 디지털 데이터 신호를 부호화된 아날로그 포맷의 전류로 수신하고 상기 제 1 세트의 병렬 디지털 데이터 신호를 2진 포맷의 전압으로 전송하는 회로를 더 포함하는 개선된 회로.
  9. 제 8 항에 있어서,
    상기 폭 확장 회로 요소의 상기 하나 이상의 입력에 동작 가능하게 접속되며, 상기 소정 폭의 병렬 데이터 버스와 동작 가능한 접속을 형성하기에 충분한 병렬 커넥터를 더 포함하는 개선된 회로.
  10. 삭제
  11. 제 8 항에 있어서,
    상기 폭 확장 회로 요소가,
    상기 폭 확장 회로 요소의 상기 적어도 하나 이상의 입력으로서 기능하는 적어도 하나의 도체와,
    상기 폭 확장 회로 요소의 상기 적어도 두 개의 출력으로서 기능하는 병렬의 적어도 두개의 도체를 더 포함하는 개선된 회로.
  12. 제 8 항에 있어서,
    적어도 두 개의 병렬 디지털 데이터 신호 입력을 가지며, 상기 적어도 두 개의 병렬 디지털 데이터 신호 입력이 상기 폭 확장 회로 요소의 상기 적어도 두 개의 출력에 각각 동작 가능하게 접속된 적어도 하나의 처리 요소를 더 포함하는 개선된 회로.
  13. 제 12 항에 있어서,
    상기 폭 확장 회로 요소가, 상기 제 2 세트의 병렬 디지털 데이터 신호를 전류 형태로 수신하고, 상기 제 1 세트의 병렬 디지털 데이터 신호를 전압 형태로 전송하는 회로를 더 포함하는 개선된 회로.
  14. 제 13 항에 있어서,
    상기 폭 확장 회로 요소가,
    상기 폭 확장 회로 요소의 상기 적어도 하나 이상의 입력으로서 기능하는 적어도 하나의 도체와,
    상기 폭 확장 회로 요소의 상기 적어도 두 개의 출력으로서 기능하는 병렬의 적어도 두 개의 도체를 더 포함하는 개선된 회로.
  15. 소정 폭의 병렬 데이터 버스를 통해 디지털 데이터를 전송하는 집적 회로와 함께 사용되어, 상기 소정 폭의 병렬 데이터 버스의 폭을 증가시키지 않고 상기 집적 회로의 병렬 디지털 데이터의 전송율을 증가시키는 방법에 있어서,
    제 1 세트의 병렬 디지털 데이터 신호를 수신하는 단계와,
    상기 소정 폭의 병렬 디지털 데이터 버스를 경유하여, 제 2 세트의 병렬 디지털 데이터 신호를 전송―여기서, 상기 제 2 세트는 상기 제 1 세트보다 작고, 상기 제 1 세트내에 포함된 정보를 나타내며, 소정 세트의 반송 전류 크기들(carrying current amplitudes)로 이루어지며, 각각의 크기는 입력 신호들의 부호화된 조합을 나타냄―하는 단계를 포함하는 집적 회로의 병렬 디지털 데이터 전송율을 증가시키는 방법.
  16. 제 15 항에 있어서,
    상기 수신 단계가, 상기 제 1 세트의 병렬 디지털 데이터 신호를 전압 형태로 수신하는 단계를 더 포함하고, 상기 전송 단계가 상기 제 2 세트의 병렬 디지털 데이터 신호를 전류 형태로 전송하는 단계를 더 포함하는 집적 회로의 병렬 디지털 데이터 전송율을 증가시키는 방법.
  17. 소정 폭의 병렬 데이터 버스를 통해 디지털 데이터를 전송하는 집적 회로와 함께 사용되어, 상기 소정 폭의 병렬 데이터 버스의 폭을 증가시키지 않고 상기 집적 회로의 병렬 디지털 데이터의 수신율을 증가시키는 방법에 있어서,
    상기 소정폭의 병렬 디지털 데이터 버스를 경유하여, 제 2 세트의 병렬 디지털 데이터 신호를 수신하는 단계- 상기 제 2 세트의 병렬 디지털 데이터 신호는 소정 세트의 반송 전류 크기들(carrying current amplitudes)로 이루어지며, 각각의 크기는 입력 신호들의 부호화된 조합을 나타냄 -와,
    제 1 세트의 병렬 디지털 데이터 신호를 전송하는 단계―여기서, 상기 제 1 세트는 상기 제 2 세트보다 크고, 상기 제 2 세트내의 부호화된 정보를 나타냄―를 포함하는 집적 회로의 병렬 디지털 데이터 전송율을 증가시키는 방법.
  18. 제 19 항에 있어서,
    상기 수신 단계가, 상기 제 2 세트의 병렬 디지털 데이터 신호를 전류 형태로 수신하는 단계를 더 포함하고, 상기 전송 단계가 상기 제 1 세트의 병렬 디지털 데이터 신호를 전압 형태로 전송하는 단계를 더 포함하는 집적 회로의 병렬 디지털 데이터 전송율을 증가시키는 방법.
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