JPH11316737A

JPH11316737A - 並列バスを介したデ―タ伝送速度を高める方法およびシステム

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Publication number: JPH11316737A
Application number: JP11024044A
Authority: JP
Inventors: Gregory E Beers; グレゴリー・エドワード・ビアズ; Richard F Frankeny; リチャード・フランシス・フランケニー; Moddo Sumadi Mizukaru; ミズカル・モッド・スマディ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1998-02-06
Filing date: 1999-02-01
Publication date: 1999-11-16
Anticipated expiration: 2019-02-01
Also published as: JP3368861B2; KR19990072247A; KR100326207B1; US6101561A

Abstract

(57)【要約】（修正有）【課題】定義された幅の並列データ・バスよりも高い
並列データ送受信速度を実現する。【解決手段】送信時には、第１組の並列データ信号を
受け取る少なくとも２つの入力と、第２組の並列データ
信号を送る１つまたは複数の出力とを備え、第２組が共
に第１組よりも小さく、第１組に含まれた情報を表す幅
縮小回路要素を提供する。１つまたは複数の出力が、定
義された幅の並列データ・バスとの機能的接続を形成す
ることができる並列コネクタと接続する。受信時には、
第２組の並列データ信号を受け取る１つまたは複数の入
力と、第１組の並列データ信号を送る少なくとも２つの
出力とを備え、第１組が共に第２組よりも大きく、第２
組内で復号化された情報を表す幅拡張回路要素を提供す
る。１つまたは複数の入力は、定義された幅の並列デー
タ・バスとの機能な接続を形成することができる並列コ
ネクタと接続する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、一般に、定義され
た幅の並列データ・バスを介してディジタル・データを
送受信する集積回路と共に使用する方法およびシステム
に関する。具体的には、本発明は、定義された幅の並列
データ・バスを介してディジタル・データを送受信する
集積回路と共に使用するための、定義された幅の並列デ
ータ・バスの幅を拡げることなく集積回路の並列データ
伝送速度を大幅に高める方法およびシステムに関する。

【０００２】

【従来の技術】集積回路は、シリコン結晶やその他の半
導体材料の単一チップ上に作成されたトランジスタ、抵
抗器、およびそれらの機能的組合わせなど、接続された
いくつかの回路要素からなる素子である。集積回路の製
造技術では、チップに組み込まれる集積回路素子の数は
常に増大している。この素子数の増大により、これと対
応してチップとの間の入出力（Ｉ／Ｏ）接続の数を増や
すことが必要となる。

【０００３】集積回路は、製造後、一般に、システム全
体においてある１つの機能を実行するために利用される
（たとえば、現在、ネットワーク・サーバ・コンピュー
タにおける多くの特殊な機能を実行するために特定用途
向けＩＣが利用されている）。そのようなシステム全体
における他の回路構成要素と一緒に機能するために、集
積回路は、それらの構成要素と通信する必要がある。そ
のような通信は、通常、プリント回路板として知られる
ものの上に配置された導電路によって達成される。

【０００４】プリント回路板は、通常、プラスチックや
ガラス繊維などの非導電材料からなり、その上に、チッ
プ（集積回路を含むがそれに限定されない）やその他の
電子部品が、通常そのような部品を保持するように設計
されあらかじめ開けられた穴に取り付けられる。この部
品の穴は、基板の表面に印刷された規定の導電性金属経
路によって電気的に接続される。電子部品から突出する
金属リードは、導電性金属経路にはんだ付けされて、接
続が形成される。最近になって、ピンとスルーホールを
必要とせずにプリント回路板に部品を取り付けるため
に、表面実装技術が利用されるようになった。

【０００５】電子部品から突出する金属リードに接続さ
れた導電体金属経路の各組は、通常、並列データ・バス
と呼ばれる。並列データ・バスの特性は、集積回路の金
属リードに配線された並列導電経路（ワイヤと考えるこ
とができる）の数と等しい一度に転送できるビットの数
によって決まる。この並列導電経路の数は、一般に、バ
スの幅と呼ばれる。

【０００６】集積回路の小型化により、より高いデータ
処理能力を小さな体積に詰め込むことができるようにな
った。データ処理能力が高くなったことにより、それぞ
れの集積回路により多くの金属リード（集積回路用の入
出力接続）を設けることが必要になった。しかしなが
ら、集積回路の体積が小さいと、そのような金属リード
の間隔がつまる。その結果、最新の集積回路を使用する
プリント回路板上では、集積回路の入出力接続が物理的
にきわめて近くなる。したがって、少なくとも導電経路
が個々の入出力接続と接続する場所で、導電経路は互い
にきわめて接近する。

【０００７】純粋に空間的寸法の見地から、平行に配置
できる導体の量の上限がなければならないことが分か
る。しかしながら、空間的制限に達する前に、そのよう
な平行な導体間の電磁干渉（たとえば、結合効果）によ
ってデータ伝送の有効性が損なわれ始め、そのような干
渉作用によりある時点で多くの導体を平行に配置できな
くなる。

【０００８】実際に並列に接続される導体の数の制限は
急速に接近しつつあるが、集積回路の処理能力は高くな
り続け同時に集積回路の体積は小さくなり続けている。
集積回路のそれぞれの進歩によって、チップの内外で処
理するデータを伝送するバスの幅を拡げる必要が生じ、
すなわち、集積回路のデータ・バス要件は、１６本か
ら、３２本、６４本、１２８本のバス線に移行し、より
最近の進歩では、２５６本以上のバス線が必要になって
おり、バス要件には終わりが見えない。しかしながら、
前述のように、データ・バスの幅の物理的制約が問題に
なっており、この傾向は、きわめて近い将来、データ・
バス自体がデータ処理のボトルネックになり、それによ
り、利用可能な並列データ・バスがデータを集積回路と
の間で転送するよりも高速に集積回路が並列データを処
理し、提示し、受け取ることができるということを示し
ている。

【０００９】

【発明が解決しようとする課題】したがって、定義され
た幅の並列バスを介した並列データ伝送速度を高める
が、定義された幅の並列バスの新しい線または導体の増
加を伴わない方法およびシステムが必要とされることは
明らかである。

【００１０】したがって、本発明の１つの目的は、定義
された幅の並列データ・バスでデータを送受信する集積
回路と共に使用される方法およびシステムを提供するこ
とである。

【００１１】本発明のさらにもう１つの目的は、定義さ
れた幅の並列データ・バスを介してデータを送受信する
集積回路に使用するために、定義された幅の並列データ
・バスの幅を拡げることなく集積回路の並列データ伝送
速度を大幅に高める方法およびシステムを提供すること
である。

【００１２】

【課題を解決するための手段】本発明の目的は、定義さ
れた幅の並列データ・バスと共に使用するための、定義
された幅の並列データ・バスよりも高い並列データ送受
信速度を実現する方法および回路によって達成される。
送信の改善に関して、第１組の並列データ信号を受け取
る少なくとも２つの入力と、第２組の並列データ信号を
送る１つまたは複数の出力とを備え、第２組が第１組よ
りも小さく、第１組に含まれる情報を表すような幅縮小
回路要素を提供する。幅縮小回路の１つまたは複数の出
力は、定義された幅の並列データ・バスと機能的接続を
形成できるような並列コネクタに機能的に接続される。
さらに、送信の改善に関して、幅縮小回路が、第１組の
並列データ信号を受け取る。幅縮小回路は、第２組の並
列データ信号を生成し、第２組は第１組よりも小さく、
第１組に含まれる情報を表し、この第２組の並列データ
信号は、定義された幅の並列データ・バスによって送ら
れる。受信の改善に関して、第２組の並列データ信号を
受け取る１つまたは複数の入力と、第１組の並列データ
信号を送る少なくとも２つの出力とを備え、第１組が第
２組よりも大きく、第２組内で符号化された情報を表す
ような幅拡張回路要素を提供する。幅拡張回路の１つま
たは複数の入力は、定義された幅の並列データ・バスと
の機能的接続を形成することができる並列コネクタに機
能的に接続される。さらに、並列の受け取りに関して、
幅拡張回路は、定義された幅の並列データバスを介し
て、第２組の並列データ信号を受け取る。幅拡張回路
は、第１組の並列データ信号を生成し、第１組は第２組
よりも大きく、第２組内の符号化された情報を表し、第
１組の並列データが送信される。

【００１３】本発明の以上その他の目的、特徴および利
点は、以下の詳細に記述した説明において明らかになる
であろう。

【００１４】

【発明の実施の形態】図面を参照し、ここでは特に図１
と図２を参照すると、本発明の１つの実施形態の斜視図
が示される。図１は、プロセッサの処理回路要素１００
を示す。処理回路要素１００は、その出力を、処理要素
出力／幅縮小入力線１０４を介して幅縮小回路要素１０
２に送る。図１において、幅縮小回路要素１０２は、Ｎ
×Ｍ（ここでＮは１以上の整数であり、Ｍは２以上の整
数である）本の処理要素出力／幅縮小入力線１０４を入
力として受け入れる。

【００１５】幅縮小回路要素１０２は、Ｎ×Ｍ本の処理
要素出力／幅縮小入力線１０４を出力線１０６に符号化
する。すなわち、幅縮小回路要素１０２は、Ｎ×Ｍ本の
処理要素出力／幅縮小入力線１０４に含まれる情報をＮ
本の出力線１０６に符号化する。次に、Ｎ本の出力線１
０６は、図１から分かるように、Ｎ本のデータ・バス線
１１２からなる並列データ・バス１１０と容易に接続す
るように適合される並列コネクタ１０８に結合される。

【００１６】前述の説明から分かるように、幅縮小回路
要素１０２は、Ｎ×Ｍ本の処理要素出力／幅縮小入力線
１０４を有する処理回路要素１００が、Ｎ本のデータ・
バス線１１２からなる並列データ・バス１１０を使用し
てＮ×Ｍ本の線上のディジタル情報を送ることを可能に
する。本発明がなければ、処理要素出力／幅縮小入力線
と同数、すなわちＮ×Ｍ本のデータ・バス線が必要であ
る。言い換えれば、本発明は、Ｎ×Ｍ本分のデータをＮ
本の線で送っているのであるから、等価的に、並列デー
タ・バス１１０の伝送速度をＭ倍に高めていることにな
る。

【００１７】図２に、Ｎ本のデータ・バス線１１２から
なり、並列コネクタ１０８と接続される並列データ・バ
ス１１０を示す。並列コネクタ１０８は、Ｎ本の入力線
１１４と結合される。Ｎ本の入力線１１４は、幅拡張回
路要素１１６に入る。幅拡張回路１１６は、Ｎ本の入力
線１１４を、Ｎ×Ｍ（ここで、Ｎは１以上の整数であ
り、Ｍは２以上の整数である）本の幅拡張出力／処理要
素入力線１１８に復号する（幅拡張出力／処理要素入力
線１１８の数は、処理要素出力／幅縮小入力線１０４の
数と同じであるように示したが、そのような数の類似性
は必ずしも必要ではなく、そのような線の数が実際に異
なってもよいことを理解されたい）。

【００１８】幅拡張出力／処理要素入力線１１８は、処
理回路要素１２０に入る。

【００１９】前述の説明から分かるように、幅拡張回路
要素１１６は、Ｎ本のデータ・バス線１１２からなる並
列データ・バス１１０が、幅拡張出力／処理要素入力線
１１８と一致する幅まで拡張することなしに、それらの
Ｎ本の線で、Ｎ×Ｍ本の幅拡張出力／処理要素入力線１
１８と等価のディジタル情報を伝送することを可能にす
る。

【００２０】図１と図２は、幅縮小回路要素１０２と幅
拡張回路要素１１６が既存の集積回路を補うために利用
されるときなどに、これらが、独立回路要素として働く
ことを示す。あるいは、図１と図２に点線で示したよう
に、幅縮小回路要素１０２と幅拡張回路要素１１６自体
を、集積回路パッケージ１２２および１２４に組み込む
ことができる。

【００２１】図３と図４は、本発明の１つの実施形態に
より使用される２つの方法を表す詳細な論理フローチャ
ートである。ここで、図３を参照すると、ステップ２０
０が、プロセスの始まりを示す。ステップ２０２は、幅
縮小回路要素１０２が第１組の並列データ信号を受け取
ることを示す。ステップ２０４は、幅縮小回路要素１０
２が、受け取った第１組のデータを、受け取った第１組
よりも小さい第２組に符号化することを示す。ここで、
第２組（１つの信号だけでもよい）は小さいながらも受
け取った第１組のデータを表す。次に、プロセスは、幅
縮小回路要素１０２による第２組の送信を示すステップ
２０６に進む。続いて、プロセスは、ステップ２０８に
進んで終了する。

【００２２】次に、図４を参照すると、ステップ２１０
は、プロセスの始まりを示す。ステップ２１２は、幅拡
張回路要素１１６が、第２組（１つの信号だけでもよ
い）の並列データ信号を受けることを示す。ステップ２
１４は、幅拡張回路要素１１６が、第２組内のデータ
を、受け取った第２組よりも大きい第１組に復号するこ
とを示す。ここで、第１組は、受け取った第２組内の符
号化されたデータを表す。次に、プロセスは、幅拡張回
路要素１１６による送信ステップ２１６に進む。続い
て、プロセスは、ステップ２１８に進んで終了する。

【００２３】次に、図５を参照すると、図５は、図１お
よび図２で説明した本発明の実施形態と等価の実施形態
の詳細なダイアグラムを機能ブロックによって概略的に
示している。このより詳細なダイアグラムを、電話入出
力並列データ・バス１１０を介した一方向伝送の状況で
説明する。理解しやすくするために、図５は、「Ｎ」が
「１」に等しく、「Ｍ」が「２」に等しく、それにより
「Ｎ×Ｍ」が数「２」と等しい実施形態の詳細を示す
が、当業者は、「Ｎ」が事実上任意の正の整数でよく、
「Ｎ×Ｍ」が２以上の任意の正の整数でよく、開示され
た回路が、当業者に周知の標準的な工学技術による構成
に対応するように修正できることを理解されよう。

【００２４】図５に実施されたように、処理回路要素１
００は、インタフェース・ラッチ６、電流源ドライバ
７、および基準発生器８を含む幅縮小回路要素１０２を
備えた、全体が１２２で示された一般の集積回路チップ
である。集積回路チップ１２２上で実行される動作は、
一般にディジタル形式である。

【００２５】全体が１２４で示された類似のチップは、
一般に、ディジタル形式で動作し、図５の実施形態のた
めに処理回路要素１２０を包み、幅拡張回路要素１１６
は、周辺マルチプレクサ１１、マルチレベル・コンバー
タ１２および基準再生器１３を含む。この実施形態の要
素により行われる機能のさらに詳しい説明から明らかに
なるように、基準発生器８と基準再生器１３の配置は、
本発明の機能を保持しながら比較的容易に交換すること
ができる。同様に、図５に示した本発明は、データを単
独で処理回路要素１００から処理回路要素１２０に転送
する実施形態に関するものであるが、インタフェース・
ラッチ６、電流源ドライバ７、マルチレベル・コンバー
タ１２および周辺マルチプレクサ１１を両方に設けるこ
とにより、入出力並列データ・バス１１０上での双方向
のデータ伝送が可能になる。

【００２６】図５中の表は、ディジタル形式の複数のデ
ータ・ビットを表すために電流源ドライバ７によって生
成されマルチレベル・コンバータ１２によって復号され
る電流レベルを定義することができる実施形態の信号値
を示し、これらのデータ・ビットは、処理回路要素１０
０から累積され、処理回路要素１２０に送られる。この
表は、バスの単一信号線上の電流レベルが、ラッチされ
たディジタル・データの複数のビットをどのように表す
かを例示しており、ここで、電流源は、バス線に０、ｉ
／２、ｉまたは３ｉ／２の正味電流レベルを提供して、
処理回路要素１００が生成するビットＡおよびＢの組み
合わせ００、０１、１０、または１１をそれぞれ表す。
これらのビットＡおよびＢは、たとえば図１に示す処理
要素出力／幅縮小入力線１および２からそれぞれ供給さ
れる。

【００２７】本発明の１つの態様は、共通集積回路チッ
プ上の集積回路素子が、集積回路１２２上にあるか集積
回路１２４上にあるかに関係なく、同様な製造プロセス
を適用され同じ温度条件に従うという事実に関連する。
したがって、本発明は、バスで相互接続した集積回路チ
ップ間における信号の電流モード伝送を可能にし、生成
端と受信端の両方において、Ｎ×ＭからＮへの変換およ
びＮからＮ×Ｍへの変換の正確性を維持する。複数のレ
ベル間の区別は、基準発生器８と基準再生器１３の使用
により達成され、これらの２つは、線１４の共通基準電
流Ｉ_REFによって関連付けられる。しかしながら、製造
精度が向上すると、そのような共通基準電流は不要にな
ると思われる。

【００２８】次に、図６を参照すると、図６は、電流源
ドライバ７と基準発生器８の実施形態を電子素子と機能
ブロックによって概略的に示す。基準発生器８は、好ま
しくは集積回路１２２の外部からの電圧標準Ｖ_STDを利
用して、集積回路１２２の線１６に基準電圧Ｖ_REFを生
成する。電圧Ｖ_REFは、電流ミラーの形に接続された寸
法的に高精度の電界効果トランジスタを利用して電流ｉ
の正確な増分値を生成するために集積回路１２２上で使
用される。共通基準電流は、電流ミラー回路によって生
成された信号の正確な関連付けを保証するが、製造精度
が向上すると、チップ生成基準電圧が許容レベルの範囲
内にあるため、そのような共通基準電流は、最終的に不
要になると思われる（たとえば、Ｉ_REF１４がなくな
り、その代わり、基準発生器８と同様に、電圧Ｖ_STDが
基準再生器１３に入力される）。線１６のＶ_REFは、電
界効果トランジスタ１７に印加されて一定値Ｉ_REFの電
流を生成し、これは、また、並列データ・バス１１０を
介した集積回路１２２から集積回路１２４（図５）への
伝送のために生成される電流ｉの倍数、ｍｉ、ｎｉ、
（ここで、「ｍ」と「ｎ」は、正の値）である。幅／長
さ（Ｗ／Ｌ）比によるトランジスタのサイズの調整によ
り様々な大きさの電流が得られる。

【００２９】図６は、また、入出力並列データ・バス１
１０の線１の電流源ドライバを示す。バスの線１の電流
源ドライバは、スイッチ電流源１８とスイッチ電流源１
９で構成され、電流源１８の出力は零（０）またはｉ／
２であり、電流源１９の出力は零（０）またはｉであ
り、これは、それぞれのスイッチ２１および２２の状態
によって決まる。スイッチ２１、２２が入れられたと
き、基準電圧Ｖ_REFに応答して電流源１８および１９内
で生成される電流が、それぞれ出力電流ｉ／２またはｉ
の大きさで提供される。電流源は、電流ミラーの形に接
続された電界効果トランジスタで構成することが好まし
い。スイッチ２１および２２の状態は、それぞれビット
ＢおよびＡと関連付けられた２進値によって定義され
る。これらのビットは、インタフェース・ラッチ６（図
５）から得られる。線１の電流ｉ_Tは、電流源１８およ
び１９によって生成される２つの電流の正味合計であ
り、図５の表に示されたように、０、ｉ／２、ｉ、また
は３ｉ／２の増分値を有する。図６の２０で示したよう
に、Ｎ×ＭからＮへの変換、およびＮからＮ×Ｍへの変
換のための電界効果トランジスタを最適化するためにバ
イアス電流ｉ_Bを線１に印加してもよい。

【００３０】電流源ドライバ７は、基準発生器８によっ
て生成された基準信号を使用して、並列ディジタル・デ
ータ入力ビット対ＡおよびＢを、符号化出力電流ｉ_Tに
よって表されるディジタル・データ出力ビットに変換す
る。また、基準発生器８は、基準電流信号Ｉ_REFを受信
集積回路１２４に供給して、Ｎ個の並列ディジタル・デ
ータ出力ビット信号を元のＮ×Ｍビットに正確に復号で
きるようにする。復号は、図７の回路を利用して行うこ
とができる。

【００３１】図７に、マルチレベル・コンバータ１２
（図５）を実施する回路を示す。入出力バスの線１上の
ｉ_Tによって表された並列ディジタル・データ出力ビッ
ト信号は、アクティブ・ターミネータ２３によって吸い
込まれる。前に説明したように、電流ｉ_Tの大きさは、
０、ｉ／２、ｉまたは３ｉ／２であり、それれぞれター
ミネータならびに電流ミラーの形に接続された電界効果
トランジスタ２４および２６の電極に電圧を生成する。
電界効果トランジスタ２４および２６によって流される
電流は、電流源２７および２８によって生成されたｉ／
２およびｉの電流とそれぞれ独立の経路で比較される。
電流源２８は、出力線３１のビットＡの２進状態に応答
して、スイッチ２９によって選択的にイネーブルされる
ことに注意されたい。線３２の出力ビットＢは、電流源
２８によって生成された電流との関係で電界効果トラン
ジスタ２６によって吸い込まれる電流に依存する。電流
源３３は、電流吸込み（シンク）効果により前述のレベ
ル間の真中にしきい値を設定するためのバイアスを提供
する。この効果は、ビットＡおよびＢに関して電界効果
トランジスタ３４および３６に反映される。参照数字３
７の表は、入力電流ｉ _TとビットＡおよびＢの２進値と
の関係を定義する。

【００３２】線３２のビットＢの２進状態が、高速の非
変換電流源スイッチ２９と切り換えられた電流源２８の
動作により線３１のビットＡの状態によって影響を受け
る場合は、ビットＢの最終状態をできるだけ早く、公称
的には名目上クロック・サイクルのわずかな部分で決め
る必要がある。図８の波形によって示されたように、ビ
ットＢの線３２には、ビットＡが電流源２８をスイッチ
・オンするまで、瞬間的なスパイク３８が現れる。ま
た、図８は、入出力バス上の様々なアナログ電流レベル
からビットＡおよびＢの組み合わせによって表される２
進形式への変換を示す。４つの電流レベルが入出力バス
の波形の右側に示され、それらと等価ディジタル出力と
の関係が垂直方向に位置合わせされた破線で示されてい
る。

【００３３】図９に、基準再生器１３（図５）の実施形
態を示す。電界効果トランジスタ素子のターミネータ３
９は、集積回路１２４上にあり、ターミネータ２３（図
７）と同時に形成される。したがって、この２つの素子
は、電子的および熱的特性が比較的よく一致している。
ターミネータ２３および３９は、同じ電流を流したとき
に同様な基準電圧を生成するように物理的に整合させる
ことができる。基準電流Ｉ_REFの大きさをｎｉに設定し
たとき、ターミネータ３９を複数の電流ミラー構成電界
効果トランジスタ４１、４２および４３に接続して、連
続的な電流ｉ／４、ｉ／２およびｉを電界効果トランジ
スタのチャネル寸法の変化だけで定義することができ
る。トランジスタ４１、４２および４３によって生成さ
れる正確に調整され複製された電流は、図７の電流源２
７、２８、および３３である。このように、図７に詳細
に示したようなマルチレベル・コンバータ１２は、別々
の集積回路チップの間での正確なアナログ変換のための
電流レベル認識を実現する。これは異なった環境条件で
も可能である。

【００３４】図７で電流源２８の制御に使用される高速
電流源スイッチ２９を図１０に示す。図７の実施形態で
は、高速電流源スイッチ２９を駆動するビットは、図７
において線３１に対応するビットＡである。スイッチ２
９の出力は、電流源２８とその関連の電流ｉを選択的に
イネーブルまたはディスエーブルする。図１０の実施形
態に使用される２つの電流吸込みは、電力消費を最少に
するように電流ｉの調整された値を与える。

【００３５】図５のブロック６のインタフェース・ラッ
チを、図１１の実施形態に示す。バス線に対して個々に
実行される機能は、多数の連続クロック・サイクルにわ
たってプロセッサ（処理回路要素）からデータを受け取
ってラッチし、その組み合わせを「Ｎ×Ｍ」からＮへの
変換のために電流源ドライバ７への入力として提供する
ことである。図１１の例では、Ｎ＝１およびＭ＝２であ
るが、もちろん本発明はそれに限定されない。図１１に
実施されているように、プロセッサ・バスからの線１
は、ラッチ４４への入力として提供され、その出力は、
次のプロセッサ・クロックでラッチ４６に提供される。
ラッチ４７および４８は、クロック速度がプロセッサ・
クロックの半分である入出力クロックに同期されて、対
応するラッチ４４および４６からの出力を受け取り、次
の入出力クロックで、ビットＡおよびＢを表すデータを
出力として提供する。これらのビットは、プロセッサか
らの線１上の連続する２進値である。ラッチ４７および
４８からのビットは、図６に示すゲート２１および２２
のイネーブル信号として働く。このように、図１１に示
すインタフェース・ラッチ６は、プロセッサ・バスの１
本の線上の連続する２ビットをビットＡおよびビットＢ
に分離するものであり、従って図１の実施形態でいえ
ば、処理回路要素１００とＮ×Ｍ本の線１０４の間に位
置することになる。

【００３６】図１２は、図５に示したマルチプレクサ１
１の電子回路を示す。マルチプレクサは、Ｎの並列ディ
ジタル・データ・ビット信号からＮ×Ｍの並列ディジタ
ル・データ・ビット信号形式に復号された後のディジタ
ル形式データを、処理回路要素１００（図５）から出力
された順番にする。マルチプレクサ１１は、入出力クロ
ック信号に応答してこのような動作を行う。プロセッサ
・クロックは、入出力クロックと同期して生成されなけ
ればならない。マルチプレクサ１１は、図２の実施形態
でいえば、処理回路要素１２０とＮ×Ｍ本の線１１８と
の間に位置する。

【００３７】図１３に実施したようなマルチレベル・コ
ンバータ４９は、３ビット・マルチレベル・コンバータ
のアーキテクチャを示す。また、コンバータ４９は、関
連した電流源と高速スイッチとの比較を行うために使用
されるチャネルすなわちチャネル５１、５２および５３
の数の増加による多数の追加ビットのために、図７に関
して最初に説明した基本アーキテクチャをどのように拡
張できるかを示す。基本アーキテクチャは、特に、様々
なチャネル５１、５２および５３における比較がほぼ同
時に行われ、また、コンバータ４９がフラッシュ・コン
バータと類似の方式で動作するという点で独特であり価
値がある。入力電流「ｉ_T」は、３つの２進ビットを表
すように符号化されそれぞれのレベルのうちの１つのレ
ベルで特性が決められたマルチレベル信号であり、コン
バータ４９の動作により、出力ビット１、２および３で
表わされるような２進ビット等価物を生成する。前の実
施形態においては最小電流ステップはｉ／２であった
が、ここに示した最小電流ステップはｉである。表１を
参照のこと。これまでに説明した実施形態と調和する様
々な電流源が生成され、切り換えられるが、高速スイッ
チ２９は、図１０に示したものであることが好ましい。
図１３の基本アーキテクチャは、より多くのチャネルを
使用することによりさらに多数のビット・レベルに拡張
可能であり、選択的に切り換える電流源の大きさを修正
することができる。

【００３８】表１ｉ_Tビットビット３ビット２ビット１００００ｉ００１２ｉ０１０３ｉ０１１４ｉ１００５ｉ１０１６ｉ１１０７ｉ１１１

【００３９】図１４は、さらに多くのレベルのアナログ
変換のために、図５のブロック６および７によるインタ
フェース・ラッチと電流源ドライバ機能を実行し、それ
によりディジタル形式データの追加のクロック・サイク
ルを、５４でラッチに蓄積し、５６で電流源信号に別々
に変換し、データ・バス線上の伝送のためにシングル・
ビット・アナログ電流（「Ｉ_out」）として蓄積するよ
うな一般化したアーキテクチャを概略的に示す。

【００４０】本発明は、特に、正確に符号化し復号した
アナログ電流を使用して、独立した集積回路素子間で1
本の線で多数のディジタル・ビットを同時に伝送し、バ
ス線帯域幅を有効に拡大するシステムおよび方法を定義
するという点で貴重である。

【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４２】（１）定義された幅の並列データ・バスと
共に使用するために、前記定義された幅の並列データ・
バスよりも高い並列データ伝送速度を実現する回路であ
って、第１組の並列データ信号を受け取る少なくとも２
つの入力と、第２組の並列データ信号を送信する１つま
たは複数の出力とを有し、前記第２組が前記第１組より
も小さく、前記第１組に含まれる情報を表す幅縮小回路
要素を含む回路。（２）前記幅縮小回路要素が、前記第１組の並列データ
信号を電圧の形で受け取り、前記第２組の並列データ信
号を電流の形で送る回路をさらに含む上記（１）に記載
の回路。（３）定義された幅の並列データ・バスと共に使用する
ために、前記定義された幅の並列データ・バスよりも高
い並列データ伝送速度を実現する回路であって、第２組
の並列データ信号を受け取る１つまたは複数の入力と、
第１組の並列データ信号を送る少なくとも２つの出力と
を有し、前記第１組が前記第２組よりも大きく、前記第
２組の中で符号化された情報を表す幅拡張回路要素を含
む回路。（４）前記幅拡張回路要素が、前記第２組の並列データ
信号を電流の形で受け取り、前記第１組の並列データ信
号を電圧の形で送る回路をさらに含む上記（３）に記載
の回路。（５）定義された幅の並列データ・バスを介してデータ
を送る集積回路と共に使用するための、前記定義された
幅の並列データ・バスの幅を大きくすることなく集積回
路の並列データ送信速度を高める方法であって、第１組
の並列データ信号を受け取る段階と、前記定義された幅
の並列データ・バスを介して、前記第１組よりも小さ
く、前記第１組に含まれる情報を表す第２組の並列デー
タ信号を送る段階とを含む方法。（６）前記受け取る段階が、さらに、前記第１組の並列
データ信号を電圧の形で受け取る段階を含み、前記送る
段階が、さらに、前記第２組の並列データ信号を電流の
形で送る段階を含む上記（５）に記載の方法。（７）定義された幅の並列データ・バスを介してデータ
を送る集積回路と共に使用するための、前記定義された
幅の並列データ・バスの幅を大きくすることなく集積回
路の並列データ受信速度を高める方法であって、前記定
義された幅の並列データ・バスを介して、第２組の並列
データ信号を受け取る段階と、前記第２組よりも大きく
前記第２組内の符号化された情報を表す第１組の並列デ
ータ信号を送る段階とを含む方法。（８）前記受け取る段階が、さらに、前記第２組の並列
データ信号を電流の形で受け取る段階を含み、前記送る
段階が、さらに、前記第１組の並列データ信号を電圧の
形で送る段階を含む上記（７）に記載の方法。

【図面の簡単な説明】

【図１】本発明の１つの実施形態の斜視図である。

【図２】本発明の１つの実施形態の代替斜視図である。

【図３】本発明の１つの実施形態により利用される１つ
の方法を示す詳細な論理フローチャートである。

【図４】本発明の１つの実施形態により利用される代替
方法を示す詳細な論理フローチャートである。

【図５】図１および図２に示した実施形態と等価の実施
形態の詳細なダイアグラムを機能ブロックで概略的に表
した図である。

【図６】電流源ドライバ７と基準ジェネレータ８の実施
形態を電子素子と機能ブロックによって概略的に示した
図である。

【図７】マルチレベル・コンバータ１２（図５）を実施
する回路を示す図である。

【図８】線１の入出力バスからビットＡとＢの組み合わ
せによって表された２進等価物への様々なアナログ電流
レベルの相対的変換を示す図である。

【図９】基準リプリケータ１３（図５）の実施形態を示
す図である。

【図１０】図７の制御電流源２８に使用されるような高
速電流源スイッチ２９を示す図である。

【図１１】図５のブロック６におけるインタフェース・
ラッチを示す図である。

【図１２】図５に最初に示したマルチプレクサ１１の電
子回路を示す図である。

【図１３】３ビットのマルチレベル・コンバータのアー
キテクチャを示す図である。

【図１４】図５のブロック６および７によるインタフェ
ース・ラッチと電流源ドライバ機能を実行するための一
般化したアーキテクチャを概略的に示す図である。

【符号の説明】６インタフェース・ラッチ７電流源ドライバ８基準ジェネレータ１１周辺マルチプレクサ１２マルチレベル・コンバータ１３基準リプリケータ１７電界効果トランジスタ１８スイッチ電流源１９スイッチ電流源２３ターミネータ２４電界効果トランジスタ２６電界効果トランジスタ２７電流源２８電流源２９高速電流源スイッチ３１出力線３３電流源３４電界効果トランジスタ３６ターミネータ１００処理回路要素１０２幅縮小回路要素１０８並列コネクタ１１０並列データ・バス１２２集積回路１２４集積回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者リチャード・フランシス・フランケニーアメリカ合衆国78613 テキサス州シーダー・パーククランベリー・コーブ 2400 (72)発明者ミズカル・モッド・スマディアメリカ合衆国78681 テキサス州ラウンド・ロックオークランド・ドライブ 1021

Claims

【特許請求の範囲】

【請求項１】定義された幅の並列データ・バスと共に使
用するために、前記定義された幅の並列データ・バスよ
りも高い並列データ伝送速度を実現する回路であって、第１組の並列データ信号を受け取る少なくとも２つの入
力と、第２組の並列データ信号を送信する１つまたは複
数の出力とを有し、前記第２組が前記第１組よりも小さ
く、前記第１組に含まれる情報を表す幅縮小回路要素を
含む回路。
【請求項２】前記幅縮小回路要素が、前記第１組の並列
データ信号を電圧の形で受け取り、前記第２組の並列デ
ータ信号を電流の形で送る回路をさらに含む請求項１に
記載の回路。
【請求項３】定義された幅の並列データ・バスと共に使
用するために、前記定義された幅の並列データ・バスよ
りも高い並列データ伝送速度を実現する回路であって、第２組の並列データ信号を受け取る１つまたは複数の入
力と、第１組の並列データ信号を送る少なくとも２つの
出力とを有し、前記第１組が前記第２組よりも大きく、
前記第２組の中で符号化された情報を表す幅拡張回路要
素を含む回路。
【請求項４】前記幅拡張回路要素が、前記第２組の並列
データ信号を電流の形で受け取り、前記第１組の並列デ
ータ信号を電圧の形で送る回路をさらに含む請求項３に
記載の回路。
【請求項５】定義された幅の並列データ・バスを介して
データを送る集積回路と共に使用するための、前記定義
された幅の並列データ・バスの幅を大きくすることなく
集積回路の並列データ送信速度を高める方法であって、第１組の並列データ信号を受け取る段階と、前記定義された幅の並列データ・バスを介して、前記第
１組よりも小さく、前記第１組に含まれる情報を表す第
２組の並列データ信号を送る段階とを含む方法。
【請求項６】前記受け取る段階が、さらに、前記第１組
の並列データ信号を電圧の形で受け取る段階を含み、前
記送る段階が、さらに、前記第２組の並列データ信号を
電流の形で送る段階を含む請求項５に記載の方法。
【請求項７】定義された幅の並列データ・バスを介して
データを送る集積回路と共に使用するための、前記定義
された幅の並列データ・バスの幅を大きくすることなく
集積回路の並列データ受信速度を高める方法であって、前記定義された幅の並列データ・バスを介して、第２組
の並列データ信号を受け取る段階と、前記第２組よりも大きく前記第２組内の符号化された情
報を表す第１組の並列データ信号を送る段階とを含む方
法。
【請求項８】前記受け取る段階が、さらに、前記第２組
の並列データ信号を電流の形で受け取る段階を含み、前
記送る段階が、さらに、前記第１組の並列データ信号を
電圧の形で送る段階を含む請求項７に記載の方法。