KR100763603B1 - 개선된 저전압 차동 신호 전송 회로 - Google Patents

개선된 저전압 차동 신호 전송 회로 Download PDF

Info

Publication number
KR100763603B1
KR100763603B1 KR1020040051625A KR20040051625A KR100763603B1 KR 100763603 B1 KR100763603 B1 KR 100763603B1 KR 1020040051625 A KR1020040051625 A KR 1020040051625A KR 20040051625 A KR20040051625 A KR 20040051625A KR 100763603 B1 KR100763603 B1 KR 100763603B1
Authority
KR
South Korea
Prior art keywords
output
differential
transmitter
signal
input
Prior art date
Application number
KR1020040051625A
Other languages
English (en)
Other versions
KR20060002535A (ko
Inventor
조경록
김두환
Original Assignee
충북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 충북대학교 산학협력단 filed Critical 충북대학교 산학협력단
Priority to KR1020040051625A priority Critical patent/KR100763603B1/ko
Publication of KR20060002535A publication Critical patent/KR20060002535A/ko
Application granted granted Critical
Publication of KR100763603B1 publication Critical patent/KR100763603B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/14—Use of low voltage differential signaling [LVDS] for display data communication

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Dc Digital Transmission (AREA)

Abstract

저전압 차동신호(Low-Voltage Differential Signaling; 이하 LVDS라함)전송 방법의 단점인 전송시키고자 하는 신호의 2배의 전송선이 필요한 단점을 극복한 새로운 회로를 개발하여 저전압 차동 신호 전송 회로를 채택하는 LCD계열의 제품의 소형화 및 저전력화가 가능하도록 하기 위한 개선된 저전압 차동 신호 전송 회로가 개시된다. 본 발명은 하나의 송신기(110)에 두개의 원천신호(VX1, VX2)를 인가하여 얻어진 두개의 신호(VTx1, VTx2)를 2개의 전송선(120,120')을 통하여 전송하고, 하나의 수신기(130)가 상기 두개의 신호(VTx1, VTx2)를 수신하도록 제어하되, 상기 두개의 신호(VX1, VX2)레벨이 서로 다른 경우에 상기 송신기(110)에서는 상기 두개의 신호(VTx1, VTx2)가 Vd1의 전압차를 갖는 차동신호를 출력하도록 하며, 상기 두개의 신호(VX1, VX2)레벨이 서로 같은 경우에 상기 송신기(110)에서는 상기 두개의 신호(VTx1, VTx2)가 Vd2의 전압차를 갖는 차동신호를 출력하도록 제어하는 것이다.

Description

개선된 저전압 차동 신호 전송 회로{improved low-voltage differential signaling circuit}
도 1은 종래의 저전압 차동 신호 전송 회로의 일예를 보여주기 위한 회로도이다.
도 2는 종래의 저전압 차동 신호 전송 회로에서 차동 입,출력 신호 전송 방법을 설명하기 위한 시스템 개략도이다.
도 3은 본 발명에 따른 저전압 차동 신호 전송 회로에서 차동 입,출력 신호 전송 방법을 설명하기 위한 시스템 개략도이다.
도 4는 도 3의 저전압 차동 신호 전송 방법을 설명하기 위한 그래프이다.
도 5는 본 발명에 따른 저전압 차동 신호 전송 회로의 송신기 구조를 보여주기 위한 회로도이다.
도 6은 본 발명에 따른 저전압 차동 신호 전송 회로의 수신기 구조를 보여주기 위한 회로도이다.
도 7은 본 발명에 따른 저전압 차동 신호 전송 회로의 수신기에서 복호화 알고리즘을 설명하기 위한 그래프이다.
도 8은 본 발명에 따른 저전압 차동 신호 전송 회로의 수신기에서 전압차 비교기의 구조를 설명하기 위한 회로도이다.
도 9는 본 발명에 따른 따른 저전압 차동 신호 전송 회로에서 송신회로의 입력신호의 시뮬레이션 결과를 도시한 그래프이다.
도 10은 본 발명에 따른 따른 저전압 차동 신호 전송 회로에서 송신회로의 출력신호의 시뮬레이션 결과를 도시한 그래프이다.
도 11은 본 발명에 따른 따른 저전압 차동 신호 전송 회로에서 수신회로의 시뮬레이션 결과를 도시한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 송신기
112,112',114,114' : 차동 NMOS 트랜지스터
120, 120' : 전송선
130 : 수신기
135,136,137 : 감지 증폭기 기반의 D-플립플롭
138,139 : 다중화기
DM1, DM2 : 전압차 비교기
본 발명은 개선된 저전압 차동 신호 전송 회로에 관한 것으로, 특히 저전압 차동신호(Low-Voltage Differential Signaling; 이하 LVDS라함)전송 방법의 단점인 전송시키고자 하는 신호의 2배의 전송선이 필요한 단점을 극복한 새로운 회로를 개 발하여 저전압 차동 신호 전송 회로를 채택하는 LCD계열의 제품의 소형화 및 저전력화가 가능하도록 하기 위한 개선된 저전압 차동 신호 전송 회로에 관한 것이다.
일반적으로, 저전압 차동신호(Low-Voltage Differential Signaling; 이하 LVDS라함)전송 방법은 디지털 신호의 1과 0을 전송할 때 칩 내부에서는 1은 VDD 0은 Ground로 신호를 전송하더록 처리하고, 칩 외부로 고속의 직렬 신호로 전송할 때는 1은 1.4V 0은 1.0V로 0.4V의 변화폭을 갖도록 하는 저전압을 이용하여 신호를 차동하여 전송하는 방법이다. 신호를 차동하는 이유는 잡음 성분 중에 가장 큰 비중을 차지하는 같은 위상으로 동시에 발생하는 잡음인 공통모드 잡음을 억제하기 위하여 차동 증폭기의 원리와 마찬가지로 서로 차동의 특성을 갖는 신호를 전송함으로써 공통모드 잡음이 신호에 간섭해도 수신단에서 두 신호의 차이만을 기준으로 신호를 판별하기 때문에 두 신호에 공통적으로 가감되는 잡음의 영향이 없도록 하기 위함이다.
이러한 저전압 차동 신호 전송기법은 2.5V의 VDD를 갖는 0.25um CMOS 공정에서는 칩 내부에서는 2.5V의 스윙을 하다가 전송할 때는 0.4V의 스윙만 함으로서, 1과 0의 신호변화에 걸리는 시간과 변화를 위해 구동전류의 감소로 전력소모 가 감소되고, VDD와 Ground 사이에서 풀 스윙할 때에 발생하는 전송선과 전송선사이의 신호의 간섭 즉, 전자기방해인 EMI(Electro-magnetic Interference))나 인접한 두 선 사이에서 한 선의 전위가 옆의 선의 전위가 간섭으로 인하여 문제를 일으킬 정도로 변화를 일으키는 크로스 토크(Cross talk)가 감소하는 장점이 있다.
또한, 이러한 저전압 차동 신호 전송기법은 고속화, 대용량화로 내부 칩간, backplane간 전송속도가 지속적으로 증가하는 최근 통신 시스템의 경향이나, 특히 화면의 많은 행과 열(예를 들면 1024ㅧ768픽셀)에 데이터를 동시에 병렬로 전송하여야하기 때문에 많은 전송선이 필요한 LCD 드라이버의 데이터 전송에 사용되고 있는 추세로 볼 때 많은 발전을 기대할 수 있는 분야임에는 틀림없다.
도 1은 종래의 저전압 차동 신호 전송 회로의 일예를 보여주기 위한 회로도이다.
이러한 저전압 차동 신호 전송 회로는 도1에서 보는 바와 같이, 출력 버퍼(10)측의 4개의 스위치로 전류 전원을 스위칭하고 입력 버퍼에서는 100옴의 양단 저항에 걸리는 전압차이를 감지하여 증폭하는 형태가 일반적이다.
물론, 저전압 차동 신호 전송 회로의 기술 표준으로써 TIA/EIA(Telecommunication Industry Association/Electronic Industries Association)에 의한 ANSI/TIA/EIA-644(LVDS)(1995)와 IEEEDp 의한 IEEE1596.3(1996)가 있지만 출력 버퍼에서 400mV의 스윙을 사용함에도 불구하고 4mA의 적은 채널 전류를 사용하는 것으로 낮은 EMI 특성을 갖는 전기적 특성은 유사하다.
그러나, 종래의 저전압 차동 신호 전송 회로는 반드시 한개의 신호를 전송하기 위해서 원래의 신호와 반전된 신호를 사용하기 때문에 2개의 전송선과 2개의 입,출력 핀을 필요로 하기 때문에 소형호가 어렵고 전력소모가 상대적으로 많은 문제점이 있다. 이러한 문제점을 보완하기 위하여 전송선 공유방법이 제안되었으나, 전송선 공유방법은 완전한 병렬 전송이 아니기 때문에 위의 문제점을 해결하기 위 한 근본적인 방법이 될 수 없다. 최근 디지털 카메라, PDA등의 LCD 응용 제품들이 점차 휴대화, 소형화 되면서 마찬가지로 사용되는 LCD 관련 부품의 소형화, 저전력화는 더욱 중요한 문제가 됨으로 이러한 문제점의 근본적인 해결방안이 요구되어 진다.
본 발명은 상기의 문제점 및 필요성을 감안하여 발명된 것으로, 종래의 저전압 차동 신호 전송 회로의 장점을 그대로 유지, 즉, 완전하게 병렬 전송기법을 채택하면서 하나의 신호를 전송하기 위하여 2배의 전송선을 필요로하는 것을 극복하기 위하여, 하나의 전송선이 하나의 신호를 전송하는 방안으로 저전압 차동 신호 전송 회로를 구성하는 하나에 출력버퍼가 2개의 서로 다른 신호를 입력받고 2개의 전송선으로 출력하는 방법을 채택하여 저전압의 특성과 차동 신호 전송 기법의 특성을 모두 갖는 개선된 저전압 차동 신호 전송 회로를 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은;
하나의 송신기(110)에서 VX1, VX2 두개의 신호를 입력받아 출력된 두개의 신호(VTx1, VTx2)를 2개의 전송선(120,120')을 통하여 전송하고, 하나의 수신기(130)가 상기 두개의 신호(VTx1, VTx2)를 수신하도록 제어하되, 상기 두개의 신호(VX1, VX2)가 서로 다른 경우에 상기 송신기(110)에서는 상기 두개의 신호(VTx1, VTx2)가 Vd1의 전압차를 갖는 차동신호를 출력하도록 하며, 상기 두개 의 신호(VX1, VX2)레벨이 서로 같은 경우에 상기 송신기(110)에서는 상기 두개의 신호(VTx1, VTx2)가 Vd2의 전압차를 갖는 차동신호를 출력하도록 제어하는 것이다.
또한, 본 발명의 상기 송신기(110)는 제 1 차동 NMOS 트랜지스터(112,112')와 제 2 차동 NMOS 트랜지스터(114,114')를 구비하며, 제 1 차동 NMOS 트랜지스터(112,112')와 제 2 차동 NMOS 트랜지스터(114,114')중 연접한 두개의 차동 NMOS 트랜지스터(112',114)의 드레인측 출력 전압 경로를 서로 교차시켜 형성하는 것이다. 즉, 제 1 차동 NMOS 트랜지스터(112,112')중 하나의 차동 NMOS 트랜지스터(112)의 게이트측으로 전압신호 VX1을 입력받고, 제 2 차동 NMOS 트랜지스터(114,114')중 하나의 차동 NMOS 트랜지스터(114')의 게이트로 다른 전압신호 VX2을 입력받으며, 나머지 두개의 차동 NMOS 트랜지스터(112',114)의 게이트로는 또 다른 전압신호 Vref_Tx를 입력받도록 구성된다.
제 1 차동 NMOS 트랜지스터(112,112')와 제 2 차동 NMOS 트랜지스터(114,114')를 구성하는 네 개의 차동 NMOS 트랜지스터들중 연접한 두개의 차동 NMOS 트랜지스터들(112 및 114)의 드레인은 서로 교차시켜, 연접한 두개의 차동 NMOS 트랜지스터들(112,114)의 드레인측으로 하나의 출력전압(VTx1)을 출력하도록 구성되며, 나머지 두개의 트랜지스터들(112'114')의 드레인측으로 또 다른 하나의 출력전압(VTx2)을 출력하도록 구성된다.
제 1 차동NMOS 트랜지스터(112, 112')의 소오스 측은 9mA로 설정된 전류의 합 iT중 (7/9)·iT의 전류를 출력하도록 구성되며, 제 2 차동NMOS 트랜지스터(114, 114')의 소오스 측은 9mA로 설정된 전류의 합 iT중 (2/9)·iT의 전류를 출력하도록 구성된다.
그리고, 상기 송신기(110)의 드레인측 출력 전압 경로가 교차되는 두개의 차동 NMOS 트랜지스터들(112',114)의 게이트측으로 입력되는 입력 전압 Vref_Tx은 2.0V로 설정되며, 제 1 차동 NMOS 트랜지스터(112,112')와 제 2 차동 NMOS 트랜지스터(114,114')의 드레인측에 접속되는 저항 RT1 과 RT2 는 50Ω으로 설정되고, 상기 제 1 차동 NMOS 트랜지스터(112,112') 및 제 2 차동 NMOS 트랜지스터(114,114')의 소오스측에서 출력되는 전류의 합 iT 는 9mA로 설정되는 것이다.
본 발명의 상기 수신기(130)는 상기 송신기(110)에서 출력된 송신기 출력 전압 VTx1, VTx2가 각각 입력되도록 형성된 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2) 및 감지 증폭기 기반의 제 1 D-플립플롭(137);
상기 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2)의 출력단에 접속된 감지 증폭기 기반의 제 2 D-플립플롭(135) 및 제 3 D-플립플롭(136); 및
상기 제 1 D-플립플롭(137)의 출력신호가 "하이"신호로 입력되도록 형성되고, 상기 제 2 및 제 3 D-플립플롭(135,136)의 출력신호를 배타적 OR 게이트(XOR)를 통하여 상기 송신기 입력 신호가 공통모드일 때와 차동모드일 때를 구분하는 기준신호로 입력되며, 상기 제 2 D-플립플롭(135)의 출력신호가 "로우"신호로 입력되도록 형성된 2입력 1출력의 제 1 다중화기(138) 및 제 2 다중화기(139)로 형성되는 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하면 다음과 같다.
첨부된 도 2는 종래의 저전압 차동 신호 전송 회로에서 차동 입,출력 신호 전송 방법을 설명하기 위한 시스템 개략도이고, 도 3은 본 발명에 따른 저전압 차동 신호 전송 회로에서 차동 입,출력 신호 전송 방법을 설명하기 위한 시스템 개략도이고, 도 4는 도 3의 저전압 차동 신호 전송 방법을 설명하기 위한 그래프이다.
종래의 저전압 차동 신호 전송 회로에서는 도 2에서 보는 바와 같이, 하나의 신호(Vx)를 하나의 송신기(20)로 차동 신호화 하여 2개의 전송선(Transmission line)(30,30')으로 전송하고 하나의 수신기(40)가 하나의 신호(VRx)수신하는 방법이므로 하나의 신호를 전송하기 위하여 2배의 전송선을 필요로 하는 것이다.
그러나, 본 발명에 따른 저전압 차동 신호 전송 회로에서는 도 3에서 보는 바와 같이 두개의 신호(VX1, VX2)를 하나의 송신기(110)를 이용하여 2개의 전송선(120,120')으로 전송하고 하나의 수신기(130)가 두개의 신호(VTx1, VTx2)를 수신하도록 제어한다. 본 발명에 따른 저전압 차동 신호 전송 회로에서는 송신기(110)에서 출력되어 수신기(130)의 입력으로 전송되는 신호는 변동폭이 적은 저전압 차동 신호의 특성을 갖는다. 즉, 도 4에서 보는 바와 같이 두 신호(VX1, VX2)가 서로 다른 경우의 송신기 출력은 Vd1(0.45V)의 전압차를 갖는 차동 신호이고, 두 신호(VX1, VX2)가 서로 같은 경우에도 송신기 출력은 Vd2(0.25V)의 전압차를 갖는 차동 신호이다.
즉, 두 신호가 서로 다른 경우인 송신기 입력이 차동모드일 경우에는 두신호를 나타내는 X1, X2는 (1, 0) 또는 (0, 1)이 되는 데, 이것을 입력 전압인VX1, VX2로 표시하면 (2.5V, 0V) 또는 (0V, 2.5V)가 되고, 출력전압인 VTx1, VTx2로 표시하면 (2.05V, 2.5V) 또는 (2.5V, 2.05V)이므로 출력전압간의 차이는 0.45V가 된다.
또한, 두 신호가 서로 같은 경우인 송신기 입력이 공통모드일 경우에는 두신호를 나타내는 X1, X2는 (1, 1) 또는 (0, 0)이 되는 데, 이것을 입력 전압인VX1, VX2로 표시하면 (2.5V, 2.5V) 또는 (0V, 0V)가 되고, 출력전압인 VTx1, VTx2로 표시하면 (2.15V, 2.4V) 또는 (2.4V, 2.15V)이므로 출력전압간의 차이는 0.25V가 된다.
첨부된 도 5는 본 발명에 따른 저전압 차동 신호 전송 회로의 송신기 구조를 보여주기 위한 회로도이고, 도 6은 본 발명에 따른 저전압 차동 신호 전송 회로의 수신기 구조를 보여주기 위한 회로도이다.
이와 같은 특성 나타내기 위한 본 발명에 따른 저전압 차동 신호 전송 회로의 송신기(110)는 송신기 입력이 공통 모드 즉, 송신기에 입력되는 두 신호(VX1, VX2)가 서로 같은 경우에도 양쪽 전류 경로에 서로 다른 전류를 보내어 차동 출력 신호의 생성이 가능하도록 도 5에서 보는 바와 같이, 드레인측으로 하나의 출력전압(VTx1)을 출력하도록 한 쌍을 이루며 형성된 제 1 차동 NMOS 트랜지스터(112,112')와 드레인측으로 또 다른 하나의 출력전압(VTx2)을 출력하도록 한 쌍을 이루며 형성된 제 2 차동 NMOS 트랜지스터(114,114')에서 연접한 측의 두개의 차동 NMOS 트랜지스터(112',114)의 드레인측 출력 전압 경로를 서로 반대편으로 교차시켜 형성하는 것이다.
이와 같이 구성된 저전압 차동 신호 전송 회로의 송신기(110)에서 드레인측 출력 전압 경로를 서로 반대편으로 교차시켜 형성된 두개의 차동 NMOS 트랜지스터(112',114)의 게이트 전압 Vref_Tx = 2.0V, 드레인측에 형성된 저항 RT1 과 RT2 는 50Ω로 설정되며 제 1 차동 NMOS 트랜지스터(112,112')와 제 2 차동 NMOS 트랜지스터(114,114')에서 출력되는 전류의 합 iT 는 9mA로 설정된다.
그러므로, 송신기(110)의 두 출력은 각자의 경로에 흐르는 전류만큼 전압 강하가 되는데, 송신기 입력이 차동모드일 경우에는 두신호를 나타내는 X1, X2는 (1, 0) 또는 (0, 1)이고, 입력 전압인 VX1, VX2는 (2.5V, 0V) 또는 (0V, 2.5V)가 된다. 이때, VX1, VX2가 (2.5V, 0V)인 경우에는 제 1 차동 NMOS 트랜지스터(112,112')와 제 2 차동 NMOS 트랜지스터(114,114')의 왼쪽 경로가 개방되어 VTx1 경로에 450mV(=9mA ×50Ω)의 전압 강하가 발생되어 송신기 출력 전압 VTx1, VTx2는 (2.05V, 2.5V)로서, 전압차는 -0.45V가 되고, 반대의 경우에는 전압차가 0.45V가 된다.
또한, 송신기 입력이 공통모드일 경우에는 두신호를 나타내는 X1, X2는 (0, 0) 또는 (1, 1)이고, 입력 전압인 VX1, VX2는 (2.5V, 2.5V) 또는 (0V, 0V)가 된다. 이때, VX1, VX2가 (2.5V, 2.5V)인 경우에는 제 1 차동 NMOS 트랜지스터(112,112')의 왼쪽과 제 2 차동 NMOS 트랜지스터(114,114')의 오른쪽 경로가 개방되어 VTx1 경로에 350mV(=7mA ×50Ω)의 전압 강하가 발생하고, VTx2 경로에는 100mV(=2mA ×50Ω)의 전압 강하가 발생한다. 이때, 송신기 출력 전압 VTx1, VTx2는 (2.15V, 2.4V)로서, 전압차는 -0.25V가 되고, 반대의 경우인 VX1, VX2가 (0V, 0V)의 경우에는 제 1 차동 NMOS 트랜지스터(112,112')의 오른쪽과 제 2 차동 NMOS 트랜지스터(114,114')의 왼쪽 경로가 개방되어 송신기 출력 전압 VTx1, VTx2는 (2.4V, 2.15V)로서, 전압차는 0.25V가 되는 것이다.
그러므로, 이와 같이 구성된 본 발명에 따른 저전압 차동 신호 전송 회로의 송신기(110)는 송신기 입력이 공통 모드 즉, 송신기에 입력되는 두 신호가 서로 같은 경우에도 양쪽 전류 경로에 서로 다른 전류를 보내어 차동 출력 신호의 생성이 가능한 것이다.
또한, 본 발명에 따른 저전압 차동 신호 전송 회로의 수신기(130)는 송신기(110)에서 출력된 송신기 출력 전압 VTx1, VTx2가 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2) 및 제 1 D-플립플롭(137)에 각각 입력되도록 형성된다. 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2)의 출력단에는 각각 제 2 D-플립플롭(135) 및 제 3 D-플립플롭(136)이 형성된다. 여기서, 제 1, 제 2 및 제 3 D-플립플롭(137,135,136)은 감지 증폭기 기반의 장치로서 제 1 D-플립플롭(137) 의 출력신호는 그대로 2입력 1출력의 제 1 다중화기(138) 및 제 2 다중화기(139)의 "하이"신호로 입력되도록 형성되고 제 2 및 제 3 D-플립플롭(135,136)의 출력신호는 배타적 OR 게이트(XOR) 즉, 입력의 어느 쪽이 참이면 그 때만 참이 되는 논리 연산자를 통과하여 제 1 다중화기(138) 및 제 2 다중화기(139)의 송신기 입력 신호가 공통모드일 때와 차동모드일 때를 구분하는 기준신호로 입력되며, 제 2 D-플립플롭(135)의 출력신호 중 배타적 OR 게이트(XOR)를 통과하지 않은 신호는 2입력 1출력의 제 1 다중화기(138) 및 제 2 다중화기(139)의 "로우"신호로 각각 입력되도록 형성된다.
이와 같은 본 발명에 따른 저전압 차동 신호 전송 회로의 수신기(130)는 송신기(110)에서 출력된 송신기 출력 전압 VTx1, VTx2가 2개의 전압차 비교기(DM1, DM2)에 입력되고, 여기서 출력된 신호가 2개의 감지 증폭기 기반의 제 2 D-플립플롭(135) 및 제 3 D-플립플롭(136)을 통과하여 배타적 OR 게이트(XOR)를 통하여 전송된 신호 즉, 송신기의 출력신호(수신기 입력신호)의 전압차가 ±0.25V인지 ±0.45V인가를 구분하여 송신기 입력 신호가 공통모드인지 차동모드인지를 구분하는 배타적 OR 게이트(XOR)의 출력신호인 VXOR을 생성하게 된다.
여기서, 배타적 OR 게이트(XOR)의 출력신호인 VXOR가 송신기 입력이 차동모드를 나나내는 " Low"일 경우 2개의 2입력 1출력 다중화기(138,139)는 제 1 전압차 비교기(DM1)와 제 2 D-플립플롭(135)를 통과한 차동 출력을 Low 활성화 입력으로 결정하여 각각의 최종출력으로 선택하며 두 출력이 차동관계를 갖게된다. 이를 표로서 설명하면 표 1과같다.
<표 1> 배타적 OR 게이트(XOR)를 이용한 송신기 출력의 구분.
Figure 112004029433436-pat00001
또한, 배타적 OR 게이트(XOR)의 출력신호인 VXOR가 송신기 입력이 공통모드를 나나내는 " High"일 경우에는 송신기(110)에 흐르는 전류는 도 5에서 보는 바와 같이, 왼쪽 경로가 (7/9) · iT로 전압차의 주요 결정 요소가 되어 송신기 차동 출력의 대소만 비교할 경우 송신기 입력전압 Vin+(=VX1)과 송신기 출력 전압Vout+(=VTX2)가 일치하기 때문에 송신기 입력이 공통모드일 경우 한쪽 송신기입력만 알면 된다. 그러므로, 2개의 2입력 1출력 다중화기(138,139)는 제 1 D-플립플롭(137)을 통과한 차동 출력을 2개의 2입력 1출력 다중화기(138, 139) 모두의 High 활성화 입력으로 결정된다.
이를 다시 설명하면, 도 7에서 보는 바와 같이, 송신기의 출력신호(즉, 수신기의 입력신호) VTx1, VTx2는 항상 차동 신호이고, 단순히 전압차를 증폭하는 차동증폭기로는 원래의 신호를 얻을 수 없기 때문에 송신기의 출력신호VTx1, VTx2의 전압차의 크기를 구분하는 복호화 과정을 수행한다.
도 7에서 세로 Y 축은 송신기 출력 신호(수신기 입력 신호)의 전압차를 나타내는 데, 이 전압차(VTx1-VTx2)는 0.45V, 0.25V, -0.25V, -0.45V이고, 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2)에 입력되는 기준 전압의 전압차는 0.35V( Vref1-Vref2) 또는 -0.35V(Vref2-Vref1 )이기 때문에 수신기(130)에서 송신기 입력 신호를 공통모드로 결정하는 전압차의 범위는 -0.35V < (VTx1-VTx2) < 0.35V가 되고, 송신기 입력 신호를 차동모드로 결정하는 전압차의 범위는 -0.35V > (VTx1, VTx2) or (VTx1, VTx2) > 0.35V가 되는 것이다.
도 8은 수신기(130)에서 사용되는 전압차 비교기(DM1,DM2)의 동작을 설명하기 위한 회로도로서, 전압차비교기는 송신기와 동일한 구조를 갖는다. 다만 송신기(110)와는 기준 전압을 각각 다르게 주고 입력전압의 차(Vin+ - Vin- = ΔVin)가 기준전압의 차(Vref+ - Vref- = ΔVref)보다 클 경우에는 도 7의 에서 우측의 출력전압 Vout+ 이 좌측의 출력전압 Vout-보다 크다. 그러므로, Vref+=Vref1, Vref-=Vref2 의 경우 전압차 비교기 동작은 표2와 같고, Vref+=Vref2, Vref-=Vref1 의 경우 전압차 비교기 동작은 표 3과 같다.
<표 2>Vref+=Vref1, Vref-=Vref2 의 경우 전압차 비교기 동작
Figure 112004029433436-pat00002
<표 3> Vref+=Vref2, Vref-=Vref1 의 경우 전압차 비교기 동작.
Figure 112004029433436-pat00003
<표 2> 및 <표3>은 각각 Vref+=Vref1, Vref-=Vref2를 적용한 경우와 바꿔서 적용한 경우의 전압차 비교기의 동작을 나타내는 데, <표2> 및 <표3>에서 전압차 비교기(DM1,DM2)의 아날로그 Low, High 출력을 감지 증폭기 기반의 D-플립플롭(135,136)을 통하여 디지털 Low(=Ground), High(=VDD)출력으로 변환한 값이 차동 출력인 VCX11f, VCX12f와 VCX21f, VCX22f 이다.
<표 2> 및 <표3>는 전압차 비교기(DM1,DM2)를 구성하는 좌, 우 차동 증폭기의 인가되는 전압을 각각 비교하여 동작을 나타내고, ΔVin과 ΔVref는 각각 입력 전압의 차이와 기준 전압의 차이를 나타낸다. 따라서, 송신기 입력이 차동 모드일 때는 각 전압차 비교기의 Vout-가 감지 증폭기 기반의 D-플립플롭을 통과한 디지털 신호 Vcx11f 와 Vcx21f의 두 값이 서로 같아 배타적 논리 게이트(XOR)의 출력이 '0'이고, 송신기 입력이 공통 모드일 때는 Vcx11f, Vcx21f의두 값이 서로 달라 배타적 논리 게이트(XOR)의 출력이 '1'이다.
본 발명에 따른 저전압 차동 신호 전송 회로를 상업적으로 실제 사용되는 (하이닉스(hynix)) CMOS 0.25um 공정을 사용해 설계하고 송신기의 시뮬레이션 결과를 나타낸 도면인 도 9를 참조 하면, 송신기 입력신호의 데이터 전송율은 VX1: 500-Mbps(T=4n), VX2: 250-Mbps(T=8n)이고, 각 송신기 출력에는 5pF의 캐패시터 부하가 있었다. 또한, 송신기의 서로 다른 두 입력 신호가 공통모드(같음)와 차동모드(다름)를 갖을 때 송신기 출력 신호가 공통모드에서는 진폭이 작은 차동신호이고 차동모드일 때는 진폭이 큰 차동신호로 나타났다. 또한, 도 10에서 보는 바와 같이 송신기 출력신호 VTx1, VTx2 는 전압차 비교기(DM1,DM2)를 통하여 기준전압Vref1(=2.45V), Vref2(=2.1V)과 비교하여 크고 작음이 명확히 구분 가능함을 알 수 있다. 송신기의 전력 소모는 500-Mbps의 데이터 전송율에서 23mW으로 나타났다.
도 11은 본 발명에 따른 따른 저전압 차동 신호 전송 회로에서 수신회로의 시뮬레이션 결과를 도시한 그래프이다. 도 11을 참조하면, 송신기에서 출력되는 데이터 전송율 500-Mbps의 신호를 입력받아 출력한 것인 데, 최종 출력에는 각각 1pF의 캐패시터 부하가 있었고, D-플립플롭의 클럭은 데이터 전송율의 한 신호기간을 한 주기로 하는 500MHz 사용하였다. 수신기의 전력 소모는 500-Mbps의 데이터 전송율에서 12mW이다. 도 11은 수신기의 최종 출력에 VRx1, VRx2의 50% Duty Cycle(한주기 안에서의 High인 부분의 비 또는 Low인 부분의 비, 즉 두 부분이 같을 때 50%)과 VXOR신호의 변화지점에서의 글리치(Glitch:전자 회로 전압의 돌연한 증가)를 억제하기 위하여 추가적으로 각각 하나씩의 감지 증폭기 기반의 D-플립플롭을 추가한 시뮬레이션 결과이다.
도 11에서 VRx_cm는 구분신호가 High일 때 선택되는 부분, 송신기(110)의 공통모드 입력과 일치하는 제 1 D 플립플롭(137)의 출력신호이고, VCX11f, VCX12f는 구분신호가 Low일 때 선택되는 부분, 송신기(110)의 차동 모드 입력과 일치하는 수신기(130)의 전압차 비교기(DM1)의 차동 출력이 제 2 D 플립플롭(135)을 통과한 출력신호이며, VXOR은 구분신호이고 배타적 논리 게이트(XOR)의 출력신호이다. 또한, VRx1, VRx2은 최종단의 각각 추가된 D-플립플롭(도시 되지 않음)을 통과한 신호로서 클럭 한주기(=2nsec)만큼 지연된 출력신호이다.(데이터 한 구간=2nsec)
이 결과를 통하여 제안된 구조의 입출력 회로가 서로 다른 2개의 신호를 전송하면서 차동 신호의 전송 특성인 공통모드 잡음 성분에 강한 특성을 유지함을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 저전압 차동 신호 전송 회로는 2개의 서로 다른 입력에 따라 서로 다른 진폭을 갖는 2중의 차동신호를 생성하여 전송하고 수신기는 자체적으로 복호하여 수신하는 방법을 취함으로서, 시뮬레이션한 최고 데이터 전송율은 1-Gbps/2-line (500-Mbps/1-line)이고 전송선 하나당 500-Mbps의 데이터를 전송할 수 있으므로 2개당 1-Gbps의 전송률을 가지고 있으며, 2.5V의 VDD(전원전압)을 사용할 때 총 전력소모는 35mW(송신기:23mW, 수신기:12mW)로 나타났다. 따라서, 같은 수의 전송선을 사용할 때 전력소모가 종래의 저전압 차동 신호 전송 회로에 비해 45% 감소하고, 2개의 신호 전송시 2개의 전송선만이 필요하기 대문에 종래의 저전압 차동 신호 전송 회로기존에 비해 전송선 수의 1/2 감소로 인하여 핀, 입출력회로도 1/2로 감소하는 효과가 있는 것이다.
이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위내에서 당업자에 의해 그 개량이나 변형이 가능하다.

Claims (4)

  1. 하나의 송신기(110)에 두개의 원천입력(VX1, VX2)를 공급하고 출력된 두개의 신호(VTx1, VTx2)를 2개의 전송선(120,120')을 통하여 전송하고, 하나의 수신기(130)가 상기 두개의 신호(VTx1, VTx2)를 수신하도록 제어하되, 상기 송신기의 입력되는 두개의 신호(VX1, VX2)레벨이 서로 다른 경우에 상기 송신기(110)에서는 출력되는 두개의 신호(VTx1, VTx2)가 Vd1의 전압차를 갖는 차동신호를 출력하도록 하며, 상기 두개의 신호(VX1, VX2)레벨이 서로 같은 경우에 상기 송신기(110)에서는 상기 두개의 신호(VTx1, VTx2)가 Vd2의 전압차를 갖는 차동신호를 출력하도록 제어하는 저전압 차동 신호 전송 회로.
  2. (정정)제 1항에 있어서, 상기 송신기(110)는 제 1 차동 NMOS 트랜지스터(112,112')중 하나의 차동 NMOS 트랜지스터(112)의 게이트측으로 전압신호 VX1을 입력받고, 제 2 차동 NMOS 트랜지스터(114,114')중 하나의 차동 NMOS 트랜지스터(114')의 게이트로 다른 전압신호 VX2을 입력받으며, 나머지 두개의 차동 NMOS 트랜지스터(112',114)의 게이트로는 또 다른 전압신호 Vref_Tx를 입력받도록 구성되며, 상기 제 1 차동 NMOS 트랜지스터(112,112')와 제 2 차동 NMOS 트랜지스터(114,114')를 구성하는 네 개의 차동 NMOS 트랜지스터들중 연접한 두개의 차동 NMOS 트랜지스터들(112 및 114)의 출력 전압 경로를 교차시켜 상기 두개의 NMOS 트랜지스터들(112,114)의 드레인측으로 하나의 출력전압(VTx1)을 출력하도록 구성되며, 다른 두개의 트랜지스터들(112'114')의 드레인측으로 또 다른 하나의 출력전압(VTx2)을 출력하도록 구성되고, 상기 제 1 차동NMOS 트랜지스터(112, 112')의 소오스 측은 9mA로 설정된 전류의 합 iT중 (7/9)·iT의 전류를 출력하도록 구성되며, 제 2 차동NMOS 트랜지스터(114, 114')의 소오스 측은 9mA로 설정된 전류의 합 iT중 (2/9)·iT의 전류를 출력하도록 구성되는 것을 특징으로 하는 저전압 차동 신호 전송 회로.
  3. (정정)제 1 항 또는 제 2항에 있어서, 상기 송신기(110)의 드레인측 출력 전압 경로가 교차되는 두개의 차동 NMOS 트랜지스터들(112',114)의 게이트측으로 입력되는 입력 전압 Vref_Tx은 (4/5)VDD로 설정되며, 상기 제 1 차동 NMOS 트랜지스터(112,112')와 상기 제 2 차동 NMOS 트랜지스터(114,114')의 드레인측에 접속되는 저항 RT1 과 RT2 는 50Ω으로 설정되고, 상기 제 1 차동 NMOS 트랜지스터(112,112') 및 제 2 차동 NMOS 트랜지스터(114,114')의 소오스측에서 출력되는 전류의 합 iT 는 9mA로 설정되는 것을 특징으로 하는 저전압 차동 신호 전송 회로.
  4. 제 1항에 있어서, 상기 수신기(130)는 상기 송신기(110)에서 출력된 송신기 출력 전압 VTx1, VTx2가 각각 입력되도록 형성된 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2) 및 감지 증폭기 기반의 제 1 D-플립플롭(137);
    상기 제 1 전압차 비교기(DM1) 및 제 2 전압차 비교기(DM2)의 출력단에 접속된 감지 증폭기 기반의 제 2 D-플립플롭(135) 및 제 3 D-플립플롭(136); 및
    상기 제 1 D-플립플롭(137)의 출력신호가 "하이"신호로 입력되도록 형성되고, 상기 제 2 및 제 3 D-플립플롭(135,136)의 출력신호를 배타적 OR 게이트(XOR)를 통하여 상기 송신기 입력 신호가 공통모드일 때와 차동모드일 때를 구분하는 기준신호로 입력되며, 상기 제 2 D-플립플롭(135)의 출력신호가 "로우"신호로 입력되도록 형성된 2입력 1출력의 제 1 다중화기(138) 및 제 2 다중화기(139)로 형성되는 것을 특징으로 하는 저전압 차동 신호 전송 회로.
KR1020040051625A 2004-07-02 2004-07-02 개선된 저전압 차동 신호 전송 회로 KR100763603B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040051625A KR100763603B1 (ko) 2004-07-02 2004-07-02 개선된 저전압 차동 신호 전송 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040051625A KR100763603B1 (ko) 2004-07-02 2004-07-02 개선된 저전압 차동 신호 전송 회로

Publications (2)

Publication Number Publication Date
KR20060002535A KR20060002535A (ko) 2006-01-09
KR100763603B1 true KR100763603B1 (ko) 2007-10-04

Family

ID=37105476

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040051625A KR100763603B1 (ko) 2004-07-02 2004-07-02 개선된 저전압 차동 신호 전송 회로

Country Status (1)

Country Link
KR (1) KR100763603B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790968B1 (ko) * 2005-08-10 2008-01-02 삼성전자주식회사 차동신호 전송을 위한 입, 출력 드라이버회로 및 이를구비한 차동신호 전송 장치 및 전송방법
KR100780942B1 (ko) * 2005-08-26 2007-12-03 삼성전자주식회사 신호 전송 장치 및 신호 전송 방법
KR100780881B1 (ko) * 2006-12-12 2007-11-30 충북대학교 산학협력단 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송회로
KR20080089867A (ko) 2007-04-02 2008-10-08 삼성에스디아이 주식회사 차동 신호 전송 시스템 및 이를 구비한 평판표시장치
KR100846967B1 (ko) 2007-04-02 2008-07-17 삼성에스디아이 주식회사 차동 신호 전송 시스템 및 이를 구비한 평판표시장치
TWI378437B (en) 2007-09-28 2012-12-01 Novatek Microelectronics Corp Multi-level point-to-point transmission system and transmitter circuit and receiver circuit thereof
KR101658148B1 (ko) * 2009-12-31 2016-09-20 엘지디스플레이 주식회사 저전압차동신호방식의 인터페이스

Also Published As

Publication number Publication date
KR20060002535A (ko) 2006-01-09

Similar Documents

Publication Publication Date Title
US7656321B2 (en) Signaling system
EP1434347B1 (en) Low voltage differential signaling (LVDS) driver with pre-emphasis
US7471110B2 (en) Current mode interface for off-chip high speed communication
JP3967321B2 (ja) 半導体集積回路
JP2006311446A (ja) 送信装置
JP2009531925A (ja) 出力インピーダンスを整合した低電圧で低消費電力の差動ドライバ
US20020180480A1 (en) Method and apparatus for inteface signaling using single-ended and differential data signals
US20040246613A1 (en) Voltage mode current-assisted pre-emphasis driver
US20050093579A1 (en) LVDS driver circuit and driver circuit
US20110019760A1 (en) Methods and Systems for Reducing Supply and Termination Noise
KR100763603B1 (ko) 개선된 저전압 차동 신호 전송 회로
CN104113310B (zh) 失配差分电路
JP4685813B2 (ja) レシーバ
US7800406B2 (en) Apparatus, circuit and method of transmitting signal
US20100079172A1 (en) Differential output circuit
EP1410588B1 (en) Communication system, multilevel signal and mulitlevel signal driver using equalization or crosstalk cancellation
US20060214717A1 (en) Low amplitude differential output circuit and serial transmission interface using the same
US9191006B1 (en) Current-limited level shift circuit
JP6206486B2 (ja) 信号伝送システム、送信回路、受信回路、信号送信方法、及び信号受信方法
WO2018070261A1 (ja) ドライバ回路およびその制御方法、並びに、送受信システム
KR100780881B1 (ko) 전류원 스위칭에 의한 저전력 듀얼 레벨 차동신호 전송회로
CN203445862U (zh) 推挽式源极串联端接发射机设备和系统
JPH11154859A (ja) 多値信号伝送方法および多値信号伝送システム並びに半導体集積回路
JP2005333508A (ja) 信号変換装置およびドライバ装置
US7345605B2 (en) Pulse amplitude-modulated signal processing

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120912

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130912

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee