JP2000022764A - フェイルセーフ論理回路 - Google Patents
フェイルセーフ論理回路Info
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- JP2000022764A JP2000022764A JP10188449A JP18844998A JP2000022764A JP 2000022764 A JP2000022764 A JP 2000022764A JP 10188449 A JP10188449 A JP 10188449A JP 18844998 A JP18844998 A JP 18844998A JP 2000022764 A JP2000022764 A JP 2000022764A
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Abstract
(57)【要約】
【課題】平衡伝送路送受信回路において、ケーブル抜け
による平衡伝送路開放障害、及び送信側の電源断障害発
生時に障害検出を可能とするフェイルセーフ論理回路の
提供。 【解決手段】平衡伝送回路において、少なくとも１本の
検出用信号線を設け、検出用信号線の送信端１０をＮ型
トランジスタ・スイッチを介して接地し、受信側１１に
受信回路１３を接続し、受信回路１３の入力端と電源端
子ＶＣＣ間にプルアップ抵抗１２を接続し、受信回路１
３の出力を検出回路１４に接続して構成される。
による平衡伝送路開放障害、及び送信側の電源断障害発
生時に障害検出を可能とするフェイルセーフ論理回路の
提供。 【解決手段】平衡伝送回路において、少なくとも１本の
検出用信号線を設け、検出用信号線の送信端１０をＮ型
トランジスタ・スイッチを介して接地し、受信側１１に
受信回路１３を接続し、受信回路１３の入力端と電源端
子ＶＣＣ間にプルアップ抵抗１２を接続し、受信回路１
３の出力を検出回路１４に接続して構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、障害検出回路に関
し、特に、結合型平衡伝送のインタフェース障害対策に
適用し得るフェイルセーフ論理回路に関する。
し、特に、結合型平衡伝送のインタフェース障害対策に
適用し得るフェイルセーフ論理回路に関する。
【０００２】
【従来の技術】この種の従来のフェイルセーフ回路は、
平衡伝送路の送信側電源断障害、及び平衡伝送路の開放
障害などのインターフェース障害が受信回路の後段へ悪
影響を与えることを防止するために用いられている。平
衡伝送用に使用される受信素子は、一般的に、差動入力
端子が素子内部でプルアップ、プルダウンされており、
受信素子の入力端子が完全な開放状態であれば、出力の
電位は保証されている。
平衡伝送路の送信側電源断障害、及び平衡伝送路の開放
障害などのインターフェース障害が受信回路の後段へ悪
影響を与えることを防止するために用いられている。平
衡伝送用に使用される受信素子は、一般的に、差動入力
端子が素子内部でプルアップ、プルダウンされており、
受信素子の入力端子が完全な開放状態であれば、出力の
電位は保証されている。
【０００３】しかし、差動入力端子間に整合用終端抵抗
が接続された状態でのケーブル抜け障害や、送信側の電
源断障害の場合、素子内部のプルアップ、プルダウン抵
抗ではその出力電位を確定することが不可能となってい
る。
が接続された状態でのケーブル抜け障害や、送信側の電
源断障害の場合、素子内部のプルアップ、プルダウン抵
抗ではその出力電位を確定することが不可能となってい
る。
【０００４】この問題を解決するために、例えば特開平
２−２８８７５１号公報には、直流結合型平衡伝送のイ
ンタフェース障害対策に適用し得るフェイルセーフ論理
回路として、図３に示すように、平衡伝送路４に少なく
とも一本の検出用信号線（撚線対ケーブル）を設け、そ
の送端側１０を接地し、受端側１１で受信回路１３の入
力端子と電源端子ＶＣＣ間に抵抗１２を挿入接続してプ
ルアップし、受信回路１３の出力を検出回路１４に入力
し、受信回路１３の入力端子の電位を正常時の接地電位
から電源電位に変化させることによって平衡伝送路の開
放障害（ケーブル抜け障害）を検出可能としたフェイル
セーフ論理回路が開示されている。なお、差動出力型駆
動回路より構成された送信回路１の相補出力終端抵抗
（Ｒ１）２、３に接続された平衡伝送路４の２線間に平
衡伝送路４の特性インピーダンスＺ０に整合した終端抵
抗（ＲＴ）５を挿入接続し、この２線を受信回路８の差
動入力端子６、７と接続している。
２−２８８７５１号公報には、直流結合型平衡伝送のイ
ンタフェース障害対策に適用し得るフェイルセーフ論理
回路として、図３に示すように、平衡伝送路４に少なく
とも一本の検出用信号線（撚線対ケーブル）を設け、そ
の送端側１０を接地し、受端側１１で受信回路１３の入
力端子と電源端子ＶＣＣ間に抵抗１２を挿入接続してプ
ルアップし、受信回路１３の出力を検出回路１４に入力
し、受信回路１３の入力端子の電位を正常時の接地電位
から電源電位に変化させることによって平衡伝送路の開
放障害（ケーブル抜け障害）を検出可能としたフェイル
セーフ論理回路が開示されている。なお、差動出力型駆
動回路より構成された送信回路１の相補出力終端抵抗
（Ｒ１）２、３に接続された平衡伝送路４の２線間に平
衡伝送路４の特性インピーダンスＺ０に整合した終端抵
抗（ＲＴ）５を挿入接続し、この２線を受信回路８の差
動入力端子６、７と接続している。
【０００５】
【発明が解決しようとする課題】しかしながら、図３に
示したフェイルセーフ論理回路においては、送信側の電
源断障害を検出するための手段を備えていない。
示したフェイルセーフ論理回路においては、送信側の電
源断障害を検出するための手段を備えていない。
【０００６】このため、電源断障害が発生した場合に
は、受信回路８の差動入力端子６，７に入力される電位
は、ほぼ同電位が入力されることになる。
は、受信回路８の差動入力端子６，７に入力される電位
は、ほぼ同電位が入力されることになる。
【０００７】その結果、平衡伝送路受信回路８の出力９
の電位は不確定となり、最悪の場合、発振状態になると
いう問題点を有している。
の電位は不確定となり、最悪の場合、発振状態になると
いう問題点を有している。
【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、平衡伝送路送受
信回路において、ケーブル抜けによる平衡伝送路開放障
害、及び送信側の電源断障害発生時に障害検出を可能と
するフェイルセーフ論理回路を提供することにある。
てなされたものであって、その目的は、平衡伝送路送受
信回路において、ケーブル抜けによる平衡伝送路開放障
害、及び送信側の電源断障害発生時に障害検出を可能と
するフェイルセーフ論理回路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
本発明は、平衡伝送回路において、少なくとも１本の検
出用信号線を設け、前記検出用信号線の送信端を、トラ
ンジスタ・スイッチを介して接地し、受信側に受信回路
を接続し、前記受信回路の入力端と電源端子間にプルア
ップ抵抗を接続し、前記受信回路の出力を検出回路に接
続して構成されている。
本発明は、平衡伝送回路において、少なくとも１本の検
出用信号線を設け、前記検出用信号線の送信端を、トラ
ンジスタ・スイッチを介して接地し、受信側に受信回路
を接続し、前記受信回路の入力端と電源端子間にプルア
ップ抵抗を接続し、前記受信回路の出力を検出回路に接
続して構成されている。
【００１０】また、本発明は、平衡伝送回路において、
少なくとも１本の検出用信号線を設け、前記検出用信号
線の送信端を、入力端を接地電位とし、制御端子に出力
活性化状態とする電位が入力される、３ステートバッフ
ァの出力端に接続し、受信側に、受信回路を接続し、前
記受信回路の入力端と電源端子間にプルアップ抵抗を接
続し、前記受信回路の出力を検出回路に接続して構成さ
れる。
少なくとも１本の検出用信号線を設け、前記検出用信号
線の送信端を、入力端を接地電位とし、制御端子に出力
活性化状態とする電位が入力される、３ステートバッフ
ァの出力端に接続し、受信側に、受信回路を接続し、前
記受信回路の入力端と電源端子間にプルアップ抵抗を接
続し、前記受信回路の出力を検出回路に接続して構成さ
れる。
【００１１】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、平衡伝送方式の伝送線路において少な
くとも１本の検出用信号線を設け、検出回路の送信端
と、グランド間にＮ型ＭＯＳトランジスタ・スイッチを
接続する。また、受信側で受信回路の入力端子と電源端
子間に抵抗を接続してプルアップすることにより、平衡
伝送路の送信側電源断障害及び平衡伝送路の開放障害を
検出可能とするものである。
する。本発明は、平衡伝送方式の伝送線路において少な
くとも１本の検出用信号線を設け、検出回路の送信端
と、グランド間にＮ型ＭＯＳトランジスタ・スイッチを
接続する。また、受信側で受信回路の入力端子と電源端
子間に抵抗を接続してプルアップすることにより、平衡
伝送路の送信側電源断障害及び平衡伝送路の開放障害を
検出可能とするものである。
【００１２】本発明の一実施の形態について図１を参照
して説明すると、複数の撚線対ケーブルで構成されてい
る平衡伝送線路（４）の少なくとも１本の検出用信号線
の送信端（１０）とグランドとの間にトランジスタ・ス
イッチ（１５）が挿入接続されている。トランジスタ・
スイッチ（１５）は、検出用信号線の送信端（１０）と
グランドとの間に接続されたＮ型ＭＯＳトランジスタ
と、入力をグランド電位とし、出力をＮ型ＭＯＳトラン
ジスタのゲートに接続しているインバータから構成され
る。また受端側（１１）に検出用受信回路（１３）を接
続し、検出用受信回路（１３）の入力端子と電源端子と
の間に抵抗（１２）を接続してプルアップし、検出用受
信回路（１３）の出力を検出回路（１４）に接続してい
る。これにより、平衡伝送路の開放障害とともに平衡伝
送路の送信側電源断障害を検出可能としている。
して説明すると、複数の撚線対ケーブルで構成されてい
る平衡伝送線路（４）の少なくとも１本の検出用信号線
の送信端（１０）とグランドとの間にトランジスタ・ス
イッチ（１５）が挿入接続されている。トランジスタ・
スイッチ（１５）は、検出用信号線の送信端（１０）と
グランドとの間に接続されたＮ型ＭＯＳトランジスタ
と、入力をグランド電位とし、出力をＮ型ＭＯＳトラン
ジスタのゲートに接続しているインバータから構成され
る。また受端側（１１）に検出用受信回路（１３）を接
続し、検出用受信回路（１３）の入力端子と電源端子と
の間に抵抗（１２）を接続してプルアップし、検出用受
信回路（１３）の出力を検出回路（１４）に接続してい
る。これにより、平衡伝送路の開放障害とともに平衡伝
送路の送信側電源断障害を検出可能としている。
【００１３】送信側に、電源断障害もしくは平衡伝送路
開放障害が発生すると、正常動作時にＬｏｗレベルであ
った検出回路（１３）の送信端（１０）は、ハイ・イン
ピーダンス状態となり、検出用受信回路（１３）の入力
端（１１）はプルアップ抵抗（１２）を介して電源ＶＣ
Ｃに接続されているため、Ｈｉｇｈレベルとなる。
開放障害が発生すると、正常動作時にＬｏｗレベルであ
った検出回路（１３）の送信端（１０）は、ハイ・イン
ピーダンス状態となり、検出用受信回路（１３）の入力
端（１１）はプルアップ抵抗（１２）を介して電源ＶＣ
Ｃに接続されているため、Ｈｉｇｈレベルとなる。
【００１４】検出回路（１４）は、検出用受信回路（１
３）へ入力される信号がＬｏｗレベルからＨｉｇｈレベ
ルへ変化することを検出することで、送信側電源断障
害、及び平衡伝送路開放障害を検出することができる。
以下、実施例に即して詳説する。
３）へ入力される信号がＬｏｗレベルからＨｉｇｈレベ
ルへ変化することを検出することで、送信側電源断障
害、及び平衡伝送路開放障害を検出することができる。
以下、実施例に即して詳説する。
【００１５】
【実施例】図１は、本発明の一実施例の回路構成を示す
図である。図１において、図３に示した要素と同一の要
素には同一の参照符号が付されている。
図である。図１において、図３に示した要素と同一の要
素には同一の参照符号が付されている。
【００１６】図１を参照すると、本発明の一実施例のフ
ェイルセーフ論理回路は、複数の撚り線ペアケーブルで
構成されている平衡伝送線路に少なくとも１本の検出用
信号線を設け、検出用信号線の送信端１０をＮ型トラン
ジスタ・スイッチ１５の第１端子に接続し、第２端子を
グランドへ接続し、Ｎ型トランジスタ・スイッチ１５の
スイッチ制御用端子もグランドへ接続する。
ェイルセーフ論理回路は、複数の撚り線ペアケーブルで
構成されている平衡伝送線路に少なくとも１本の検出用
信号線を設け、検出用信号線の送信端１０をＮ型トラン
ジスタ・スイッチ１５の第１端子に接続し、第２端子を
グランドへ接続し、Ｎ型トランジスタ・スイッチ１５の
スイッチ制御用端子もグランドへ接続する。
【００１７】また、検出用信号線の受信端１１は、検出
用受信回路１３の入力端子へ接続されるとともに抵抗Ｒ
Ｐ１２を介して電源ＶＣＣへプルアップ接続する。検出
用受信回路１３の出力は検出回路１４の入力へ接続す
る。
用受信回路１３の入力端子へ接続されるとともに抵抗Ｒ
Ｐ１２を介して電源ＶＣＣへプルアップ接続する。検出
用受信回路１３の出力は検出回路１４の入力へ接続す
る。
【００１８】送信回路１、相補出力終端抵抗２、３、平
衡伝送路４、整合用終端抵抗５、受信回路８（差動入力
端子６、７及び出力端子９を含む）によって構成される
平衡伝送路は、図３に示した従来の構成と同一とされ、
その詳細な構成は省略する。
衡伝送路４、整合用終端抵抗５、受信回路８（差動入力
端子６、７及び出力端子９を含む）によって構成される
平衡伝送路は、図３に示した従来の構成と同一とされ、
その詳細な構成は省略する。
【００１９】次に、本発明の一実施例の動作について説
明する。
明する。
【００２０】平衡伝送路の正常動作時において、Ｎ型ト
ランジスタ・スイッチ１５はスイッチ制御用端子がグラ
ンドへ接続されているため、導通状態となる。また入力
端子がグランドへ接続されているため、検出回路送信端
１０の信号レベルはＬｏｗレベルとなり、検出用受信回
路１３においてもＬｏｗレベルを検出する。一方、送信
側の電源断障害時においては、Ｎ型トランジスタ・スイ
ッチ１５は接続端子間がハイ・インピーダンス状態とな
り、検出用受信回路１３の受信端１１の入力レベルは、
抵抗１２を介してＶＣＣへ接続されていることによりＨ
ｉｇｈレベルを検出する。
ランジスタ・スイッチ１５はスイッチ制御用端子がグラ
ンドへ接続されているため、導通状態となる。また入力
端子がグランドへ接続されているため、検出回路送信端
１０の信号レベルはＬｏｗレベルとなり、検出用受信回
路１３においてもＬｏｗレベルを検出する。一方、送信
側の電源断障害時においては、Ｎ型トランジスタ・スイ
ッチ１５は接続端子間がハイ・インピーダンス状態とな
り、検出用受信回路１３の受信端１１の入力レベルは、
抵抗１２を介してＶＣＣへ接続されていることによりＨ
ｉｇｈレベルを検出する。
【００２１】また、平衡伝送路開放障害が発生した場合
も、検出用受信回路１３の受信端１１の入力レベルは、
抵抗１２を介して電源ＶＣＣに接続されていることによ
り、Ｈｉｇｈレベルを検出する。
も、検出用受信回路１３の受信端１１の入力レベルは、
抵抗１２を介して電源ＶＣＣに接続されていることによ
り、Ｈｉｇｈレベルを検出する。
【００２２】このように、検出用受信回路１３は、平衡
伝送路４が正常動作時にはＬｏｗレベルを検出し、送信
側１０の電源断障害時、及び平衡伝送路の開放障害時に
は、Ｈｉｇｈレベルを検出することにより、送信側１０
の電源断障害および平衡伝送路解放障害を、受信側の検
出回路１４にて検出することができる。
伝送路４が正常動作時にはＬｏｗレベルを検出し、送信
側１０の電源断障害時、及び平衡伝送路の開放障害時に
は、Ｈｉｇｈレベルを検出することにより、送信側１０
の電源断障害および平衡伝送路解放障害を、受信側の検
出回路１４にて検出することができる。
【００２３】このため、送信側電源断障害、及び開放障
害発生時に平衡伝送路において、受信回路８の差動入力
端子６、７間の電位差が小さくなり、受信回路８の差動
入力端子６、７間に整合終端（ＲＴ）５が接続されてい
るため、受信回路８の出力端子９の出力電位が不確定と
なるという問題に対して、本発明の一実施例によれば、
検出回路１４からの障害検出信号を用いて、平衡伝送路
受信回路８を制御することにより、出力端子９の出力電
位が不確定となることを防止できる。逆に、正常動作復
帰時に、検出用受信回路１３の受信端１１の入力レベル
はＨｉｇｈレベルからＬｏｗレベルに変化するため、検
出回路１４において、このレベルの遷移を正常動作復帰
を検出するトリガーとして使用することも可能である。
害発生時に平衡伝送路において、受信回路８の差動入力
端子６、７間の電位差が小さくなり、受信回路８の差動
入力端子６、７間に整合終端（ＲＴ）５が接続されてい
るため、受信回路８の出力端子９の出力電位が不確定と
なるという問題に対して、本発明の一実施例によれば、
検出回路１４からの障害検出信号を用いて、平衡伝送路
受信回路８を制御することにより、出力端子９の出力電
位が不確定となることを防止できる。逆に、正常動作復
帰時に、検出用受信回路１３の受信端１１の入力レベル
はＨｉｇｈレベルからＬｏｗレベルに変化するため、検
出回路１４において、このレベルの遷移を正常動作復帰
を検出するトリガーとして使用することも可能である。
【００２４】次に、本発明の他の実施例について説明す
る。図２は、本発明の第二の実施例の構成を示す図であ
る。図２において、図１に示した要素と同一の要素には
同一の参照符号が付されている。
る。図２は、本発明の第二の実施例の構成を示す図であ
る。図２において、図１に示した要素と同一の要素には
同一の参照符号が付されている。
【００２５】図２を参照すると、本発明の第二の実施例
は、図１に示した前記実施例のＮ型トランジスタ・スイ
ッチ１５の代わりに、３−ステートバッファ１６を用い
たものである。３−ステートバッファ１６の入力端子、
及び、出力制御端子をグランドへ接続することで、送信
側が正常動作の場合、３−ステートバッファ１６は出力
イネーブル状態とされ、送信端１０はＬｏｗレベルとな
る。そして、送信側の電源断障害発生時、３−ステート
バッファ１６の出力はハイ・インピーダンス状態とな
り、前記実施例と同様、検出用受信回路１３の入力はＨ
ｉｇｈレベルとなる。これにより、平衡伝送路４の送信
側電源断障害、及び平衡伝送路開放障害を検出すること
が可能である。
は、図１に示した前記実施例のＮ型トランジスタ・スイ
ッチ１５の代わりに、３−ステートバッファ１６を用い
たものである。３−ステートバッファ１６の入力端子、
及び、出力制御端子をグランドへ接続することで、送信
側が正常動作の場合、３−ステートバッファ１６は出力
イネーブル状態とされ、送信端１０はＬｏｗレベルとな
る。そして、送信側の電源断障害発生時、３−ステート
バッファ１６の出力はハイ・インピーダンス状態とな
り、前記実施例と同様、検出用受信回路１３の入力はＨ
ｉｇｈレベルとなる。これにより、平衡伝送路４の送信
側電源断障害、及び平衡伝送路開放障害を検出すること
が可能である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
送信側の電源断障害及び平衡伝送路開放障害を受信側の
検出回路で検出することができ、障害検出信号を用いて
平衡伝送路受信回路を制御することにより、出力端子の
出力電位が不確定となることを防止することができる、
という効果を奏する。
送信側の電源断障害及び平衡伝送路開放障害を受信側の
検出回路で検出することができ、障害検出信号を用いて
平衡伝送路受信回路を制御することにより、出力端子の
出力電位が不確定となることを防止することができる、
という効果を奏する。
【００２７】また、本発明によれば、逆に正常動作復帰
時のトリガーとして使用することも可能である。
時のトリガーとして使用することも可能である。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の第二の実施例の回路構成を示す図であ
る。
る。
【図３】従来のフェイルセーフ論理回路の構成を示す図
である。
である。
１ 送信回路 ２、３ 相補出力終端抵抗 ４ 平衡伝送路 ５ 整合用終端抵抗 ６、７ 差動入力端子 ８ 受信回路 ９ 出力端子 １０ 送信側 １１ 受信側 １２ プルアップ抵抗 １３ 検出用受信回路 １４ 検出回路 １５ Ｎ型ＭＯＳトランジスタ・スイッチ １６ ３-ステートバッファ
Claims (5)
- 【請求項１】平衡伝送回路において、少なくとも１本の
検出用信号線を設け、前記検出用信号線の送信端をトラ
ンジスタ・スイッチを介して接地し、前記検出用信号線
の受信側に受信回路を接続し、前記受信回路の入力端と
電源端子間にプルアップ抵抗を接続し、前記受信回路の
出力を検出回路に接続してなる、ことを特徴とするフェ
イルセーフ論理回路。 - 【請求項２】前記トランジスタ・スイッチは、そのスイ
ッチ制御端子に、前記トランジスタ・スイッチを導通状
態とする電位が印可されている、ことを特徴とする請求
項１記載のフェイルセーフ論理回路。 - 【請求項３】前記トランジスタ・スイッチが、前記送信
端と接地電位間に接続されたＮチャネルＭＯＳトランジ
スタと、入力端が接地電位とされ、出力端が前記Ｎチャ
ネルＭＯＳトランジスタのゲート端子に接続されている
インバータと、を備えて構成されてなることを特徴とす
る請求項１記載のフェイルセーフ論理回路。 - 【請求項４】平衡伝送回路において、少なくとも１本の
検出用信号線を設け、前記検出用信号線の送信端を、入
力端を接地電位とし、制御端子に出力活性化状態とする
電位が入力される、３ステート型バッファの出力端に接
続し、前記検出用信号線の受信側に、受信回路を接続
し、前記受信回路の入力端と電源端子間にプルアップ抵
抗を接続し、前記受信回路の出力を検出回路に接続して
なる、ことを特徴とするフェイルセーフ論理回路。 - 【請求項５】前記３ステート型バッファは、その制御端
子に、前記３ステート型バッファをイネーブル状態とす
る電位が印可されている、ことを特徴とする請求項４記
載のフェイルセーフ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10188449A JP2000022764A (ja) | 1998-07-03 | 1998-07-03 | フェイルセーフ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10188449A JP2000022764A (ja) | 1998-07-03 | 1998-07-03 | フェイルセーフ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022764A true JP2000022764A (ja) | 2000-01-21 |
Family
ID=16223898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10188449A Pending JP2000022764A (ja) | 1998-07-03 | 1998-07-03 | フェイルセーフ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675314B2 (en) | 2002-11-28 | 2010-03-09 | Panasonic Corporation | Receiver circuit |
-
1998
- 1998-07-03 JP JP10188449A patent/JP2000022764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675314B2 (en) | 2002-11-28 | 2010-03-09 | Panasonic Corporation | Receiver circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020205 |