JPWO2011058714A1 - ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 - Google Patents
ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 Download PDFInfo
- Publication number
- JPWO2011058714A1 JPWO2011058714A1 JP2011540402A JP2011540402A JPWO2011058714A1 JP WO2011058714 A1 JPWO2011058714 A1 JP WO2011058714A1 JP 2011540402 A JP2011540402 A JP 2011540402A JP 2011540402 A JP2011540402 A JP 2011540402A JP WO2011058714 A1 JPWO2011058714 A1 JP WO2011058714A1
- Authority
- JP
- Japan
- Prior art keywords
- differential
- circuit
- differential signal
- driver
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/1607—Supply circuits
- H04B1/1615—Switching on; Switching off, e.g. remotely
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Dc Digital Transmission (AREA)
Abstract
差動信号の通信システムにおいて、ドライバ回路はレシーバ回路と差動信号線対を介して接続され、データの送信を行っていないときは、差動信号線対を一定電位に維持し、データの送信を行う際には、所定の電位で差動信号を出力する。レシーバ回路は、差動信号線対の電位の状態を検知したタイミングでパワーダウン状態と通常状態との切り換えを行う。
Description
本発明は、差動シリアル伝送に関し、特に送受信回路における消費電力削減の技術に関する。
近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）端子数やＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズに関する厳しい制約下において高速伝送を行うために、差動シリアル伝送を行う差動インターフェースが普及している。このような差動インターフェースにおけるデータの送信を行うドライバ回路及びデータの受信を行うレシーバ回路は、一定の電流源で動作する回路で構成されるため、有効なデータを伝送していない期間も電力を消費してしまう。
そこで、そのような期間、回路の一部あるいは全てに流れる電流を制限するための技術が必要となり、その技術を実現するための構成が特許文献１に記載されている。
図１５は、特許文献１に係る従来の差動インターフェース回路の概略構成を示す図である。図１５において、ドライバ回路９００は、差動伝送を行う電流駆動型ドライバ９０１とシングルエンド伝送を行う電圧駆動型ドライバ９０２とを備える。また、レシーバ回路９０３は、電流・電圧変換回路９０４、コンパレータ９０５及び電力制御回路９０６を備え、ドライバ回路９００と差動信号線Ｄ＋とＤ−を介して接続されている。ドライバ回路９００では、電圧駆動型ドライバ９０２がパワーダウン電位やウェイクアップ電位を出力し、レシーバ回路９０３に対してパワーダウン通知やウェイクアップ通知を行う。レシーバ回路９０３は、パワーダウン通知を受けると、電力制御回路９０６により電流・電圧変換回路９０４及びコンパレータ９０５の少なくとも一方に流れる電流が制限される。
しかしながら、特許文献１に記載されているインターフェース回路では、パワーダウン時に省電力化が図れるものの、その反面、レシーバ回路９０３へのパワーダウン通知やウェイクアップ通知を行うための電圧駆動型ドライバ９０２を余分に搭載する必要があった。
本発明は、係る問題に鑑みてなされたものであり、パワーダウン時の省電力化を図ることができ、それでいて電圧駆動型ドライバを用いずにパワーダウン状態とそれ以外の通常状態との切り換えを行うドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法を提供することを目的とする。
上記課題を解決するために本発明に係るレシーバ回路は、対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバと、前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備えることを特徴とする。
上記課題を解決するために本発明に係るドライバ回路は、対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備えることを特徴とする。
また、上記課題を解決するために本発明に係る制御方法は、対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムにおける制御方法であって、データを伝送しない間は、前記ドライバ回路が、差動信号線対を一定電位に維持する状態維持ステップと、データを伝送する際には、前記ドライバ回路が、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する送出ステップと、前記レシーバ回路が、前記差動信号線を介して差動信号を受信する受信ステップと、前記レシーバ回路が、前記第一固定差動信号の送出により一定電位に保たれていた前記差動信号線の電位の状態が第一状態になったことを検知する検知ステップと、前記レシーバ回路が、前記検知ステップが第一状態を検知したときに、前記受信ステップを行う差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御ステップとを含むことを特徴とする。
本発明によると、ドライバ回路からレシーバ回路に対し、通常状態とパワーダウン状態との切り換えタイミングを通知するための電圧駆動型ドライバが不要となり、回路構成を簡素化したドライバ回路で、消費電力削減のため、レシーバ回路の通常状態とパワーダウン状態との切り換えを制御する通信システムを提供することができる。
＜実施形態１＞
＜概要＞
本発明の実施形態１に係る通信システムの全体構成を図１に示す。
＜概要＞
本発明の実施形態１に係る通信システムの全体構成を図１に示す。
実施形態１における通信システムは、ホスト装置１００とターゲット装置１０１を含み、ホスト装置１００とターゲット装置１０１とは、Ｄ０＋信号線とＤ０＋信号線に流れる信号とは逆位相の信号が流れるＤ０−信号線から構成される差動信号線対１０２と同様にＤ１＋信号線とＤ１−信号線から構成される差動信号線対１０３とを介して接続されている。ホスト装置１００のドライバ回路１０６ａとターゲット装置１０１のレシーバ回路１０７ｂとは差動信号線対１０２を介して接続され、ドライバ回路１０６ａは、データ送信時に、高い側（プラス側）の電位ＶＤＰの信号と低い側（マイナス側）の電位ＶＤＮの信号との差動信号を出力する。
ドライバ回路１０６ａとレシーバ回路１０７ｂとがデータの送受信を行っていない間は、消費電力削減のため回路の一部に流れる電流を制限するパワーダウン状態であり、その期間の差動信号線対１０２には双方とも０Ｖの信号が出力され、差動振幅は０となっている。ドライバ回路１０６ａは、ホスト装置１００において送信対象データが発生したときに、レシーバ回路１０７ｂは、受信データがあるとき、つまりドライバ回路１０６ａより送信対象データがあることを通知されたときに回路に流れる電流を制限しない通常状態となる。即ち、ドライバ回路１０６ａは、ホスト装置１００において送信対象データが発生すると、送信対象データの送信に先行して、一定時間、Ｄ０＋信号線からはマイナス側の電位ＶＤＮの信号を、Ｄ０−信号線からはプラス側の電位ＶＤＰの信号を出力し続ける差動Ｌｏｗ固定信号を出力する。これにより、Ｄ０−信号線の電位はプラス側の電位ＶＤＰへと遷移する。送信データは８ｂ／１０ｂ方式で符号化され、この方式に従えば５ビット分の送信時間を超えて、同じ電位の信号が出力されることはない。ここでの一定時間とは、６ビット分以上の時間であり、この時間中同じ電位が連続する差動信号が出力されることとする。
一方、レシーバ回路１０７ｂは検知回路を備え、検知回路がドライバ回路１０６ａによる差動Ｌｏｗ固定信号の出力によってＤ０＋信号線とＤ０−信号線とに差動振幅、つまり電位差が発生し、その差動振幅が閾値ＶＴＨ以上の振幅になったことを検知したら、通常状態となる。これにより、ドライバ回路１０６ａはレシーバ回路１０７ｂに対し、パワーダウン状態から通常状態に遷移するタイミングを通知することができる。
＜詳細構成＞
以下、ホスト装置１００はパーソナルコンピュータ、ターゲット装置１０１は半導体メモリーカードとして図１の通信システムの詳細構成について説明する。また、以降の説明では、Ｄ０＋、Ｄ０−、Ｄ１＋及びＤ１−については、０、１を全て削除し、Ｄ＋とＤ−というように表記する。
＜詳細構成＞
以下、ホスト装置１００はパーソナルコンピュータ、ターゲット装置１０１は半導体メモリーカードとして図１の通信システムの詳細構成について説明する。また、以降の説明では、Ｄ０＋、Ｄ０−、Ｄ１＋及びＤ１−については、０、１を全て削除し、Ｄ＋とＤ−というように表記する。
ホスト装置１００は、インターフェース回路１０４ａとデータ処理部１０５とを備える。更に、インターフェース回路１０４ａは、ドライバ回路１０６ａ、レシーバ回路１０７ａ及び制御部１０８ａを備える。
データ処理部１０５は、通信における物理層及びデータリンク層に相当するインターフェース回路１０４ａの上位層であり、ユーザの操作等によるリクエストに応じたデータの処理を行う機能を有する。また、ホスト装置１００のレシーバ回路１０７ａとターゲット装置１０１のドライバ回路１０６ｂとの間でデータの送受信を行う場合に、受信したデータを処理する機能も有する。
ターゲット装置１０１は、インターフェース回路１０４ｂとバックエンド部１０９とを備える。ターゲット装置１０１におけるインターフェース回路１０４ｂは、ホスト装置１００におけるインターフェース回路１０４ａと同一の構成であり、ドライバ回路１０６ｂ、レシーバ回路１０７ｂ及び制御部１０８ｂは、それぞれインターフェース回路１０４ａのドライバ回路１０６ａ、レシーバ回路１０７ａ及び制御部１０８ａと同一の構成である。
バックエンド部１０９は、通信における物理層及びデータリンク層に相当するインターフェース回路１０４ｂの上位層であり、受信したデータの処理を行う機能を有する。また、ホスト装置１００のレシーバ回路１０７ａとターゲット装置１０１のドライバ回路１０６ｂとの間でデータの送受信を行う場合に、送信データの処理を行う機能も有する。バックエンド部１０９は、不揮発メモリ及びメモリコントローラが用いられる。
このとき、インターフェース回路１０４ａとインターフェース回路１０４ｂとは、ホスト装置１００とターゲット装置１０１との間で対称的に接続されているため、以降は差動信号線対１０２を介して接続されたドライバ回路１０６ａとレシーバ回路１０７ｂとの間でデータの送受信をする際の機能を中心に説明する。
なお、以下の詳細構成の説明ではａ、ｂの記号を全て削除し、１０６、１０７、１０８というように数字のみで表記する。
＜ドライバ回路１０６詳細構成＞
本実施形態１におけるドライバ回路１０６の詳細構成を図２に示す。
＜ドライバ回路１０６詳細構成＞
本実施形態１におけるドライバ回路１０６の詳細構成を図２に示す。
ドライバ回路１０６は、差動ドライバ２０１、ドライバ制御部２０２を備える。
差動ドライバ２０１の詳細構成を図３に示す。
差動ドライバ２０１は、インバータ１００１、Ｐチャネルトランジスタ１００２、Ｐチャネルトランジスタ１００３、Ｎチャネルトランジスタ１００４、Ｎチャネルトランジスタ１００５、レギュレーター１００６、ＯＲ回路１００７及びＯＲ回路１００８を備え、差動信号線を介して差動信号を送信する機能と、パワーダウン状態のときに、差動信号線を０Ｖに保つ機能とを有する。
具体的には、以下のように上記機能を実現する。差動ドライバ２０１は、図７に示すように差動信号の中心の電位となるコモンモード電位ＶＣＭ（ここでは、０．２Ｖ）と、差動振幅ＶＰＰ（ここでは、０．４Ｖ）によって定まる、プラス側の電位ＶＤＰ及びマイナス側の電位ＶＤＮの差動信号を出力する。
プルダウンイネーブル信号ＰＥは、ドライバイネーブル信号ＤＥ（後述）を反転したものであり、通常状態では、Ｌｏｗである。また、入力信号Ｄａｔａ＿Ｉｎ、つまり送信データ列中の一つのビットは、入力信号Ｄａｔａ＿Ｉｎそのままの信号であるＤＩと、入力信号Ｄａｔａ＿Ｉｎがインバータ１００１で反転された信号であるＤＩ＃の相補入力信号となる。入力信号Ｄａｔａ＿ＩｎがＨｉｇｈのとき、ＤＩはＨｉｇｈとなり、Ｐチャネルトランジスタ１００２はＯＦＦ、Ｎチャネルトランジスタ１００４はＯＮとなるので、Ｄ−信号線は接地され、０Ｖ（差動信号のマイナス側の電位ＶＤＮ）の信号が出力される。このとき、ＤＩ＃はＬｏｗとなり、Ｐチャネルトランジスタ１００３はＯＮ、Ｎチャネルトランジスタ１００５はＯＦＦとなるので、Ｄ＋信号線は電圧源として働くレギュレーター１００６の出力電圧、ここでは０．４Ｖ（差動信号のプラス側の電位ＶＤＰ）の信号が出力される。上述のＤ−信号線からは０Ｖの信号が出力され、Ｄ＋信号線からは０．４Ｖの信号が出力される差動信号を差動Ｈｉｇｈ信号と呼ぶ。同様に、入力信号Ｄａｔａ＿ＩｎがＬｏｗのときは、Ｄ＋信号線からは０Ｖの信号が出力され、Ｄ−信号線からは０．４Ｖの信号が出力され、この差動信号を差動Ｌｏｗ信号と呼ぶ。また、パワーダウン状態では、ドライバイネーブル信号ＤＥはＬｏｗとなるため、プルダウンイネーブル信号ＰＥはＨｉｇｈとなる。このとき、入力信号Ｄａｔａ＿Ｉｎに関わらず、ＤＩ、ＤＩ＃はいずれもＨｉｇｈとなる。このとき、Ｐチャネルトランジスタ１００２とＰチャネルトランジスタ１００３とはいずれもＯＦＦとなり、Ｎチャネルトランジスタ１００４とＮチャネルトランジスタ１００５とはいずれもＯＮとなるので、Ｄ＋信号線とＤ−信号線とはいずれも接地され、０Ｖとなる。また、このとき、レギュレーター１００６には電流が流れないため、差動ドライバ２０１は、電力の消費を抑制できる。
ドライバ制御部２０２は、ドライバモード制御信号ＤＭＯＤＥ（後述）の入力に応じて、差動ドライバ２０１のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、リンクコントローラ４０２（後述）によりドライバモード制御信号ＤＭＯＤＥが稼動モードを示すとき、つまり、送信対象データがあるときは、ドライバ制御部２０２は、ドライバイネーブル信号ＤＥをＨｉｇｈとする。これにより、プルダウンイネーブル信号ＰＥはＬｏｗとなり、差動ドライバ２０１はイネーブル状態となる。一方、ドライバモード制御信号ＤＭＯＤＥが非稼動モードを示すとき、つまり、送信対象データがないときは、ドライバ制御部２０２は、ドライバイネーブル信号ＤＥをＬｏｗとする。これにより、プルダウンイネーブル信号ＰＥはＨｉｇｈとなり、差動ドライバ２０１はディセーブル状態となる。ここで、差動ドライバ２０１のイネーブル状態とは、差動信号を出力できる状態であり、差動ドライバ２０１内のレギュレーター１００６に定常的に電流が流れるため電力を消費する。差動ドライバ２０１のディセーブル状態とは、差動信号を出力できない状態であり、レギュレーター１００６に電流が流れないため、電力の消費を抑制できる。ドライバ回路１０６においては、差動ドライバ２０１がディセーブルされた状態をパワーダウン状態、差動ドライバ２０１がイネーブルされた状態を通常状態と呼ぶ。
＜レシーバ回路１０７詳細構成＞
本実施形態１におけるレシーバ回路１０７の詳細構成を図４に示す。
＜レシーバ回路１０７詳細構成＞
本実施形態１におけるレシーバ回路１０７の詳細構成を図４に示す。
レシーバ回路１０７は、差動レシーバ３０１、振幅検知回路３０２、レシーバ制御部３０３及び振幅検知回路制御部３０４を備える。
差動レシーバ３０１は、トランジスタによる差動増幅器などで構成され、差動信号線を介して差動信号を受信する機能を有する。
また、図示していないが、差動信号線のインピーダンス整合を図るため、差動レシーバ３０１の前段には、Ｄ＋信号線とＤ−信号線との間に１００Ω程度の終端抵抗が接続されていることとする。
振幅検知回路３０２は、Ｄ＋信号線とＤ−信号線と接続されるコンパレータで構成され、Ｄ＋信号線とＤ−信号線との差動振幅の大きさを検知する機能を有する。具体的には、振幅検知回路３０２は、＋端子をＤ−信号線と、−端子をＤ＋信号線と接続し、差動振幅、ここでは＋端子の入力電位から−端子の入力電位を減算して得られる電位差を検知して、差動振幅の大きさが閾値ＶＴＨ以上、ここでは０．２Ｖ以上であれば、Ｈｉｇｈを出力し、差動振幅の大きさが閾値ＶＴＨより小さければ（負の値を含む）、Ｌｏｗを出力する。
振幅検知回路３０２は、差動信号線を安定して検出するため、ヒステリシス特性を持たせることが望ましい。
レシーバ制御部３０３は、差動レシーバ３０１のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、振幅検知回路３０２からＨｉｇｈを受け取ると、つまり、振幅検知回路３０２が差動振幅の大きさが閾値ＶＴＨ以上であると検知したら、レシーバ制御部３０３は、レシーバイネーブル信号ＲＥをＨｉｇｈとし、差動レシーバ３０１はイネーブル状態となる。振幅検知回路３０２からＬｏｗを受け取ると、つまり、振幅検知回路３０２が差動振幅の大きさが閾値ＶＴＨより小さいと検知したら、レシーバ制御部３０３は、レシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ３０１はディセーブル状態となる。ここで、差動レシーバ３０１のイネーブル状態とは、差動信号を受信できる状態であり、差動レシーバ３０１内に定常的に電流が流れるため電力を消費する。差動レシーバ３０１のディセーブル状態とは、差動信号を受信できない状態であり、電流が流れないため、電力の消費を抑制できる。レシーバ回路１０７においては、差動レシーバ３０１がディセーブルされた状態をパワーダウン状態、差動レシーバ３０１がイネーブルされた状態を通常状態とする。
振幅検知回路制御部３０４は、振幅検知回路３０２のイネーブル状態とディセーブル状態を制御する機能を有する。ここで、振幅検知回路３０２のディセーブル状態とは、振幅検知結果にマスク処理がされ、振幅検知結果を無効化、ここでは、常に差動振幅が閾値ＶＴＨ以上であると検知しているとみなすことを示す。これにより、振幅検知回路３０２が、通常状態のときの差動信号の振幅が閾値ＶＴＨより小さくなったのを検知して、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
＜制御部１０８詳細構成＞
また、制御部１０８の詳細構成を図５に示す。
＜制御部１０８詳細構成＞
また、制御部１０８の詳細構成を図５に示す。
制御部１０８は、データ変換部４０１とリンクコントローラ４０２とを含む。
データ変換部４０１は更に、符号化部４０３、パラレル／シリアル変換部４０４、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路４０５、シリアル／パラレル変換部４０６及び復号化部４０７を含む。
リンクコントローラ４０２は、インターフェース回路全体の制御を行い、ドライバモード制御信号ＤＭＯＤＥとレシーバモード制御信号ＲＭＯＤＥとを制御する機能を有する。
図６（ａ）に、ドライバモード制御信号ＤＭＯＤＥの状態遷移図を示す。
リンクコントローラ４０２は、ホスト装置１００において、送信対象データがないときは、ドライバモード制御信号ＤＭＯＤＥを非稼動モードとし、送信対象データがあるときは、ドライバモード制御信号ＤＭＯＤＥを稼動モードとする。
図６（ｂ）に、レシーバモード制御信号ＲＭＯＤＥの状態遷移図を示す。
リンクコントローラ４０２は、レシーバ回路１０７ｂが、Ｄ＋信号線からはマイナス側の電位ＶＤＮの信号を、Ｄ−信号線からはプラス側の電位ＶＤＰの信号を出力し続ける差動Ｌｏｗ固定信号を受信したときには、レシーバモード制御信号ＲＭＯＤＥを稼動モードとし、Ｄ＋信号線からはプラス側の電位ＶＤＰの信号を、Ｄ−信号線からはマイナス側の電位ＶＤＮの信号を出力し続ける差動Ｈｉｇｈ固定信号を受信したときには、レシーバモード制御信号ＲＭＯＤＥを非稼動モードとする。制御部１０８ｂよりレシーバモード制御信号ＲＭＯＤＥがバックエンド部１０９に通知され、バックエンド部１０９は、レシーバモード制御信号ＲＭＯＤＥが非稼動モードのときに受信したデータの処理は行わない。
符号化部４０３は、リンクコントローラ４０２から受け取った８ビットのパラレル送信データを、１０ビットの符号化データに変換する機能を有する。この伝送のための符号化方式である符号化伝送方式は８ｂ／１０ｂ方式であり、この方式で符号化された場合、１０ビットの符号化データは、最大でも５ビットしか同じビットが連続しない。また、同期シンボルの送出も行う。同期シンボルには、８ｂ／１０ｂ方式において、通常のデータ伝送に用いられるＤシンボルではなく、制御用の特殊なＫシンボルやそれら組み合わせを用いる。例えば、特殊なＫシンボルの一つであるＫ２８．５はコンマ符号と呼ばれ、任意の２つの８ｂ／１０ｂシンボルの組み合わせでは生成されないパターンであるため、同期シンボルとして用いられる。
パラレル／シリアル変換部４０４は、符号化部４０３により変換された１０ビットの符号化データを、ＰＬＬ回路４０９（後述）で生成されたデータクロックに基づいてシリアル送信データに変換する機能を有し、変換したシリアル送信データをドライバ回路１０６ａへ出力する。
発振器４０８は、装置内に存在し、リファレンスクロックを生成する機能を有する。
ＰＬＬ回路４０９は、発振器４０８で生成されたリファレンスクロックから、データ送受信に用いる高速なデータクロックを生成する機能を有する。
ＣＤＲ回路４０５は、ＰＬＬ回路４０９を含み、レシーバ回路１０７ｂで受信するシリアルデータに含まれているジッタ（時間軸方向の信号のずれ）を除去するため、データクロックとシリアルデータのエッジの位相合わせを行う機能を有する。レシーバ回路１０７ｂで受信するシリアルデータは、差動信号線や入出力端子を経てレシーバ回路１０７ｂで受信されるため、ジッタが含まれている。
シリアル／パラレル変換部４０６は、有効なデータの前に付加された同期シンボルを検出してシンボル同期を行い、以降の有効なデータを正しい１０ビットの符号化データに変換する機能を有する。ここで、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号は、各差動信号線から一定時間同じ電位の信号が出力されたことにより、８ｂ／１０ｂ方式では発生しない全ビット“０”あるいは“１”の符号化データとして受信されるため、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を検出することが可能となる。差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を検出した場合は、検出したことをリンクコントローラ４０２まで通知する。
復号化部４０７は、８ｂ／１０ｂ方式に従ってシリアル／パラレル変換部４０６により変換された１０ビットの符号化データを８ビットの元データに復号する機能を有する。
＜動作＞
以降においては、本実施形態１に係る通信システムの動作について、図１から図５に示した本実施形態１の構成を参照しながら説明していく。図７には、本実施形態１に係るインターフェース回路の動作タイミングチャートを示す。ここで、図１に示した通信システムにおけるインターフェース回路は、ホスト装置１００とターゲット装置１０１との間で対称的に接続された構成であるため、差動信号線対１０２を介して接続されたドライバ回路１０６ａとレシーバ回路１０７ｂの動作についてのみ説明する。
＜動作＞
以降においては、本実施形態１に係る通信システムの動作について、図１から図５に示した本実施形態１の構成を参照しながら説明していく。図７には、本実施形態１に係るインターフェース回路の動作タイミングチャートを示す。ここで、図１に示した通信システムにおけるインターフェース回路は、ホスト装置１００とターゲット装置１０１との間で対称的に接続された構成であるため、差動信号線対１０２を介して接続されたドライバ回路１０６ａとレシーバ回路１０７ｂの動作についてのみ説明する。
ホスト装置１００に送信対象データがない期間、ドライバ回路１０６ａはパワーダウン状態である、つまり差動ドライバ２０１は、ディセーブル状態であり、Ｄ＋信号線とＤ−信号線とは双方とも接地され０Ｖとなり、差動振幅が０の状態である。このとき、レシーバ回路１０７ｂもパワーダウン状態である。
時刻Ｔ１において、ホスト装置１００に送信対象データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部２０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ２０１はイネーブル状態となる。差動ドライバ２０１は、差動Ｌｏｗ固定信号を出力し、Ｄ−信号線は０．４Ｖ（差動信号のプラス側の電位ＶＤＰ）付近に遷移する一方、Ｄ＋信号線は０Ｖ（差動信号のマイナス側の電位ＶＤＮ）付近のまま維持される。
Ｄ−信号線が０．４Ｖに遷移する途中の時刻Ｔ２において、振幅検知回路３０２が、差動信号線対１０２の振幅の大きさが閾値ＶＴＨである０．２Ｖ以上になったことを検知し、レシーバ制御部３０３はレシーバイネーブル信号ＲＥをＨｉｇｈとし、差動レシーバ３０１はイネーブル状態となる。
時刻Ｔ３において、Ｄ−信号線が０．４Ｖに到達すると、差動レシーバ３０１は、差動Ｌｏｗ固定信号を受信する。
時刻Ｔ４において、ドライバ回路１０６ａは、送信対象データの送信に先行して同期シンボルの送信を開始する。また、レシーバ回路１０７ｂが差動Ｌｏｗ固定信号を受信したことにより、レシーバモード制御信号ＲＭＯＤＥは制御部１０８ｂによって稼動モードとなる。レシーバモード制御信号ＲＭＯＤＥが稼動モードとなると、ターゲット装置１０１は受信したデータを処理できる状態になり、更に、振幅検知回路制御部３０４により、振幅検知回路３０２はディセーブル状態となる。その後、同期シンボルを受信し、シンボル同期が行われる。
時刻Ｔ５において、一定の同期シンボルの送信を終えたドライバ回路１０６ａは、パケット単位の送信対象データを送信し、レシーバ回路１０７ｂは、パケットを受信する。ここで、パケットとは、有効データの前後に、それぞれＳＯＰ（Ｓｔａｒｔ Ｏｆ Ｐａｃｋｅｔ）やＥＯＰ（Ｅｎｄ Ｏｆ Ｐａｃｋｅｔ）の機能を持たせた特殊なＫシンボルを付加し、それにより、受信側が有効データの先頭と末尾を判別できるようにしたデータ列である。
時刻Ｔ６において、ドライバ回路１０６ａはパケットを送信し終えると、差動Ｈｉｇｈ固定信号を送信する。レシーバ回路１０７ｂでは、差動レシーバ３０１が差動Ｈｉｇｈ固定信号を受信する。
時刻Ｔ７において、レシーバ回路１０７ｂが差動Ｈｉｇｈ固定信号を受信して、制御部１０８ｂまで差動Ｈｉｇｈ固定信号を受信したことが伝えられると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは非稼動モードになる。レシーバモード制御信号ＲＭＯＤＥが非稼動モードになると、振幅検知回路制御部３０４は、振幅検知回路３０２をイネーブル状態とする。
時刻Ｔ８において、振幅検知回路３０２は、差動信号線対１０２の振幅の大きさが閾値ＶＴＨである０．２Ｖより小さくなったのを検知し、レシーバ制御部３０３はレシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ３０１はディセーブル状態となる。
ここで、振幅検知回路３０２は、差動Ｈｉｇｈ固定信号、つまり時刻Ｔ６からＴ７まで連続して出力されるＤ＋信号線の０．４Ｖの信号とＤ−信号線の０Ｖの信号とを検出することにより、振幅検知回路３０２は、速やかに安定した状態で閾値ＶＴＨ未満を検知することとなる。
これにより、電圧駆動型ドライバを用いない簡素化された構成で、ドライバ回路１０６ａはレシーバ回路１０７ｂに対し、パワーダウン状態と通常状態との切り換えタイミングを通知することができる。
＜実施形態２＞
上記の実施形態１においては、ドライバ回路１０６ａは、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を０Ｖに保ったが、実施形態２では、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を差動信号のプラス側の電位ＶＤＰよりも高い、プルアップ電位ＶＰＵに保つこととした。プルアップ電位ＶＰＵは、ここでは１．２Ｖに設定することとする。
＜構成＞
本実施形態２における通信システムは、図１の通信システムのドライバ回路１０６ａを、図８に示すドライバ回路５００（後述）に、レシーバ回路１０７ｂを、図１０に示すレシーバ回路６００（後述）に置き換えたものとする。
＜実施形態２＞
上記の実施形態１においては、ドライバ回路１０６ａは、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を０Ｖに保ったが、実施形態２では、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を差動信号のプラス側の電位ＶＤＰよりも高い、プルアップ電位ＶＰＵに保つこととした。プルアップ電位ＶＰＵは、ここでは１．２Ｖに設定することとする。
＜構成＞
本実施形態２における通信システムは、図１の通信システムのドライバ回路１０６ａを、図８に示すドライバ回路５００（後述）に、レシーバ回路１０７ｂを、図１０に示すレシーバ回路６００（後述）に置き換えたものとする。
本実施形態２におけるドライバ回路５００の詳細構成を図８に示す。本実施形態２におけるドライバ回路５００は、差動ドライバ５０１、ドライバ制御部５０２及びプルアップ抵抗５０３を備える。
差動ドライバ５０１の詳細構成を図９に示す。
差動ドライバ５０１は、インバータ１１０１、Ｐチャネルトランジスタ１１０２、Ｐチャネルトランジスタ１１０３、Ｎチャネルトランジスタ１１０４、Ｎチャネルトランジスタ１１０５、レギュレーター１１０６及びトランジスタ１１０７を備え、差動信号線を介して差動信号を送信する機能を有する。インバータ１１０１からレギュレーター１１０６までは、差動ドライバ２０１のインバータ１００１からレギュレーター１００６までと同様である。
差動ドライバ５０１は、通常状態、つまりドライバイネーブル信号ＤＥがＨｉｇｈの場合において、入力信号Ｄａｔａ＿ＩｎがＨｉｇｈのときには、差動Ｈｉｇｈ信号を出力し、入力信号Ｄａｔａ＿ＩｎがＬｏｗのときには、差動Ｌｏｗ信号を出力する。
ドライバイネーブル信号ＤＥがＬｏｗの場合は、トランジスタ１１０７がＯＦＦとなり、差動信号線対１０２はハイインピーダンス状態になる。このとき、差動信号線対１０２の電位は１．２Ｖの電源に接続されたプルアップ抵抗５０３によりプルアップ電位ＶＰＵに維持される。また、このとき、レギュレーター１１０６には電流が流れないため、差動ドライバ５０１の電力の消費を抑制できる。
ドライバ制御部５０２は、ドライバ制御部２０２と同様の機能を有する。
プルアップ抵抗５０３は、一端を差動信号線対１０２ともう一端を１．２Ｖの電源と接続され、差動信号線対１０２がハイインピーダンス状態のときに、差動信号線対１０２をプルアップ電位ＶＰＵに保つ機能を有する。なお、プルアップ抵抗５０３の抵抗値は、パワーダウン状態での消費電流を削減するため、数１０ｋΩから１００ｋΩ以上であることが望ましい。
本実施形態２におけるレシーバ回路６００の詳細構成を図１０に示す。本実施形態２におけるレシーバ回路６００は、差動レシーバ６０１、レベル検知回路６０２、レシーバ制御部６０３及びレベル検知回路制御部６０４を備える。
レベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で構成され、Ｄ＋信号線の電位を検知する機能を有する。具体的には、Ｄ＋信号線の電位が、プルアップ電位ＶＰＵと差動信号のプラス側の電位ＶＤＰとの間に設定されている閾値電位Ｖ’ＴＨ以上である場合に、差動信号線がプルアップ電位ＶＰＵであると検知し、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨより低い場合に、差動信号線がプルアップ電位ＶＰＵでないと検知する。レベル検知回路６０２は、差動信号線を安定して検出するため、ヒステリシス特性を持たせることが望ましい。
レベル検知回路制御部６０４は、レベル検知回路６０２のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、レシーバモード制御信号ＲＭＯＤＥが非稼動モードを示す期間は、レベル検知回路６０２をイネーブル状態とし、レシーバモード制御信号ＲＭＯＤＥが稼動モードを示す期間では、レベル検知回路６０２をディセーブル状態とする。
ここで、レベル検知回路６０２のディセーブル状態とは、レベル検知結果にマスク処理を行い、レベル検知結果を無効化する、ここでは、レベル検知回路６０２が常に差動信号線がプルアップ電位ＶＰＵでないと検知しているとみなすことを示す。これにより、レベル検知回路６０２が通常状態の差動信号を検知し、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
＜動作＞
本実施形態２に係るインターフェース回路の動作タイミングチャートを図１１に示す。
＜動作＞
本実施形態２に係るインターフェース回路の動作タイミングチャートを図１１に示す。
ホスト装置１００において、送信対象データがない期間、ドライバ回路５００は、パワーダウン状態であり、その期間の差動信号線対１０２は、プルアップ抵抗５０３により、１．２Ｖのプルアップ電位ＶＰＵに維持される。このとき、レシーバ回路６００もパワーダウン状態である。
図１１の時刻Ｔ１において、ホスト装置１００に送信対象データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部５０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ５０１はイネーブル状態となる。差動ドライバ５０１はイネーブル状態になると、差動Ｌｏｗ固定信号を出力する。
Ｄ＋信号線が０Ｖに遷移する途中の時刻Ｔ２において、レベル検知回路６０２が、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨより低くなったことを検知すると、レシーバ制御部６０３によりレシーバイネーブル信号ＲＥがＨｉｇｈとなり、差動レシーバ６０１がイネーブル状態となる。ここで、Ｄ＋信号線からはより低い電位である０Ｖの信号が出力され続けるため、ビット遷移せず電位が遷移する。そのため、レシーバ回路６００は、０．４Ｖの信号が出力されるＤ−信号線を検知するよりも確実に、差動信号線の電位が閾値電位Ｖ’ＴＨ以下に遷移したことを検知することができ、更にビット遷移しないため、安定した電位を検知することができる。
時刻Ｔ３において、Ｄ＋信号線の電位が０Ｖに、Ｄ−信号線の電位が０．４Ｖに到達すると、レシーバ回路６００は差動Ｌｏｗ固定信号を受信する。
時刻Ｔ４において、ドライバ回路５００は、送信対象データの送信に先駆けて同期シンボルの送信を開始する。また、レシーバ回路６００が差動Ｌｏｗ固定信号を受信すると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは稼動モードとなり、ターゲット装置１０１は受信したデータを処理できる状態になる。その後、同期シンボルを受信し、シンボル同期が行われる。
時刻Ｔ５において、一定の同期シンボルの送信を終えたドライバ回路５００は、パケット単位のデータを送信し、レシーバ回路６００は、パケットを受信する。
時刻Ｔ６において、ドライバ回路５００はパケットを送信し終えると、差動Ｈｉｇｈ固定信号の送信を開始する。レシーバ回路６００は、差動Ｈｉｇｈ固定信号を受信する。
時刻Ｔ７において、ドライバ回路５００が差動Ｈｉｇｈ固定信号を送信し終えると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥは非稼動モードとなる。ドライバモード制御信号ＤＭＯＤＥは非稼動モードとなると、ドライバ制御部５０２によりドライバイネーブル信号ＤＥはＬｏｗとなり、差動ドライバ５０１はディセーブル状態となる。その後、Ｄ＋信号線は、０．４Ｖ付近からプルアップ電位ＶＰＵである１．２Ｖ付近に遷移を開始する。一方、レシーバ回路６００が差動Ｈｉｇｈ固定信号を受信して、制御部１０８ｂまで差動Ｈｉｇｈ固定信号を受信したことが伝えられると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは非稼動モードとなり、ターゲット装置１０１はそれ以降受信するデータの処理は行わない。これにより、時刻Ｔ７から時刻Ｔ８までの不定な期間に受信したデータを誤って処理することを防ぐことができる。
時刻Ｔ８において、レベル検知回路６０２が、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨ以上になったのを検知し、レシーバ制御部６０３により、レシーバイネーブル信号ＲＥがＬｏｗとなり、差動レシーバ６０１はディセーブル状態となる。
これにより、電圧駆動型ドライバを用いない簡素化された構成で、ドライバ回路５００はレシーバ回路６００に対し、パワーダウン状態と通常状態との切り換えタイミングを通知することができる。
＜補足＞
以上、本発明に係るドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法について、実施形態１，２を例として説明したが、例示した通信システムを以下のように変形することも可能であり、本発明は上述の実施形態で示した通りの通信システムに限られないことは勿論である。
（１）上述の実施形態では、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｌｏｗ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｈｉｇｈ固定信号を出力したが、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｈｉｇｈ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｌｏｗ固定信号を出力することとしてもよい。実施形態２の場合に、レシーバ回路６００はＤ−信号線の電位を検知することで、Ｄ＋信号線を検知するよりも確実に差動信号線の電位が閾値電位Ｖ’ＴＨより低くなったことを検知でき、また、プルアップ電位ＶＰＵまで遷移するときも差動信号のプラス側の電位ＶＤＰから遷移を開始するため、Ｄ＋信号線を検知するよりも早く閾値電位Ｖ’ＴＨ以上になったことを検知できる。
（２）ドライバ回路は、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しないこととしてもよい。
＜補足＞
以上、本発明に係るドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法について、実施形態１，２を例として説明したが、例示した通信システムを以下のように変形することも可能であり、本発明は上述の実施形態で示した通りの通信システムに限られないことは勿論である。
（１）上述の実施形態では、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｌｏｗ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｈｉｇｈ固定信号を出力したが、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｈｉｇｈ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｌｏｗ固定信号を出力することとしてもよい。実施形態２の場合に、レシーバ回路６００はＤ−信号線の電位を検知することで、Ｄ＋信号線を検知するよりも確実に差動信号線の電位が閾値電位Ｖ’ＴＨより低くなったことを検知でき、また、プルアップ電位ＶＰＵまで遷移するときも差動信号のプラス側の電位ＶＤＰから遷移を開始するため、Ｄ＋信号線を検知するよりも早く閾値電位Ｖ’ＴＨ以上になったことを検知できる。
（２）ドライバ回路は、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しないこととしてもよい。
図１２に、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しないときのインターフェース回路の動作タイミングを示す。
このときの通信システムの構成は、実施形態２の通信システムのレシーバ回路６００を図１３に示すレシーバ回路７００に置き換えたものとし、プルアップ抵抗５０３は３．３Ｖの電源電圧に接続されることとして以下説明を行う。
レシーバ回路７００は、差動レシーバ７０１、レベル検知回路７０２及びレシーバ制御部７０３を備える。差動レシーバ７０１とレシーバ制御部７０３とは、レシーバ回路６００の差動レシーバ６０１、レシーバ制御部６０３と同様の機能を有する。レベル検知回路７０２は、Ｄ＋信号線とＤ−信号線との双方と接続され、双方の電位を検知する機能を有する。
時刻Ｔ１において、ホスト装置１００に送信データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部５０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ５０１はイネーブル状態となる。差動ドライバ５０１はイネーブル状態になると、差動Ｌｏｗ信号及び差動Ｈｉｇｈ信号を出力し、これにより差動信号線の電位は差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移する。
差動信号線の電位が差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移する途中の時刻Ｔ２において、レシーバ回路７００は、差動信号線の少なくとも一方の電位が閾値電位Ｖ”ＴＨより低くなったのを検知して、レシーバ制御部７０３は、レシーバイネーブル信号ＲＥをＨｉｇｈとすることで、差動レシーバ７０１がイネーブル状態となり、レシーバモード制御信号ＲＭＯＤＥは稼動モードとなる。
時刻Ｔ３から時刻Ｔ４の動作については、実施形態２の時刻Ｔ４から時刻Ｔ５の動作と同様であり、ドライバ回路５００は同期シンボルの送信、パケットの送信を行い、レシーバ回路７００は同期シンボルを受信し、シンボル同期を行い、パケットを受信する。
時刻Ｔ５において、ドライバ回路５００がパケットの送信を終了すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥは非稼動モードとなる。ドライバモード制御信号ＤＭＯＤＥが非稼動モードとなると、ドライバ制御部５０２によりドライバイネーブル信号ＤＥがＬｏｗになり、差動ドライバ５０１がディセーブル状態となる。その後、差動信号線対１０２はプルアップ電位ＶＰＵに遷移を開始する。
時刻Ｔ６において、レシーバ回路７００は、差動信号線の少なくとも一方の電位が閾値電位Ｖ”ＴＨ以上になったのを検知したことにより、レシーバ制御部７０３は、レシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ７０１がディセーブル状態となり、制御部１０８ｂによってレシーバモード制御信号ＲＭＯＤＥは非稼動モードとなる。
このとき、レベル検知回路７０２は、両方の差動信号線を検知し、各検知結果を論理和、論理積等したものを最終的な検知結果としてもよい。
また、レシーバ制御部７０３は、図１４に示すレシーバ制御部８００のようにレシーバ制御部７０３の中にレベル検知回路７０２を含むような構成としてもよい。レシーバ制御部８００は、レベル判定回路８０１、レベル判定回路８０２及びＮＡＮＤ回路８０３を含み、レベル判定回路８０１がＤ＋信号線の電位を検知し、レベル判定回路８０２がＤ−信号線の電位を検知し、双方の結果を入力としてＮＡＮＤ回路８０３がレシーバイネーブル信号ＲＥを出力する。このとき、レシーバイネーブル信号ＲＥをそのままレシーバモード制御信号ＲＭＯＤＥとしてもよい。
しかし、この構成では、差動信号線がプルアップ電位ＶＰＵから差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移するとき、または差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮからプルアップ電位ＶＰＵに遷移するときに、ビットが遷移し、閾値電位Ｖ”ＴＨ付近で不定な期間が発生してしまう。このため、プルアップ抵抗により差動信号線対１０２をプルアップする場合には、実施形態２の方がよい実施形態であるといえる。
（３）上述の実施形態では、差動ドライバはレギュレーターにより電圧駆動することとしたが、差動ドライバは、定電流源により電流駆動することとしてもよい。
（４）上述の実施形態では、ドライバ制御部２０２は、制御部１０８ａが制御するドライバモード制御信号ＤＭＯＤＥに応じてドライバイネーブル信号ＤＥを制御していたが、制御部１０８ａにドライバ制御部２０２を含み、そこから直接ドライバイネーブル信号ＤＥを出力する構成としてもよい。
（５）上述の実施形態では、レシーバ制御部３０３は、振幅検知回路３０２からＨｉｇｈを受け取ると、レシーバイネーブル信号ＲＥをＨｉｇｈとし、振幅検知回路３０２からＬｏｗを受け取ると、レシーバイネーブル信号ＲＥをＬｏｗとしたが、安定したレシーバイネーブル信号ＲＥを出力するために、例えば、振幅検知回路３０２よりＨｉｇｈを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＨｉｇｈとし、Ｌｏｗを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＬｏｗとするとしてもよい。これにより、本来切り換えるべきではない場合において、差動信号線の電位の遷移を検知したときに、差動レシーバの切り換えを防ぐことができる。
（６）上述の実施形態では、ターゲット装置１０１は半導体メモリーカードとしたが、ターゲット装置１０１は通信デバイス、ディスプレイ装置やカメラ装置等であってもよい。ターゲット装置１０１が通信デバイスであった場合には、バックエンド部１０９には、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）トランシーバ、ベースバンド回路やＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）回路を含む通信モジュールを用いる。ターゲット装置１０１が、ディスプレイ装置やカメラ装置のように、ホスト装置１００との間で単方向の高速伝送を行う場合は、インターフェース回路１０４には、ドライバ回路１０６かレシーバ回路１０７の一方をそれぞれ備えていればよい。また、ホスト装置１００がターゲット装置１０１に対してクロックを送信する構成であってもよい。
（７）上述の実施形態では、符号化部４０３や復号化部４０７における符号化方式は、８ｂ／１０ｂ方式を使用したが、６４ｂ／６６ｂ方式やその他の方式を採用してもよい。
（８）上述の実施形態１では、ドライバ回路１０６はプルダウン抵抗を用いず、差動ドライバ２０１がパワーダウン状態の差動信号線対を０Ｖに保ったが、ドライバ回路１０６が接地されたプルダウン抵抗を備え、プルダウン抵抗により差動信号線を０Ｖに保つとしてもよい。このときの、図２に示す差動ドライバ２０１の詳細構成は、図９に示す差動ドライバ５０１と同様のものであり、ドライバイネーブル信号ＤＥがＬｏｗのときに、差動信号線対１０２はハイインピーダンス状態となり、その際プルダウン抵抗により差動信号線対１０２は双方とも０Ｖに保たれる。
（９）上述の実施形態１では、振幅検知回路３０２は、＋端子をＤ−信号線と、−端子をＤ＋信号線と接続し、＋端子の入力電位から−端子の入力電位を減算して得られる電位差を差動振幅として検知したが、振幅検知回路は差動振幅の絶対値を検知することとしてもよい。このとき、振幅検知回路の構成は、振幅検知回路３０２と同様のコンパレータと、＋端子をＤ＋信号線と、−端子をＤ−信号線と接続し、＋端子の入力電位から−端子の入力電位を減算して得られる電位差を差動振幅として検知するコンパレータとをＯＲ接続したものとなる。
（１０）上述の実施形態では、振幅検知回路３０２及びレベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で実現されたものであることにしたが、振幅検知回路３０２及びレベル検知回路６０２は、アナログ回路のコンパレータを含むシュミットトリガ回路で実現されることとしてもよい。また、振幅検知回路３０２及びレベル検知回路６０２のディセーブル状態とは、電源供給を停止した状態としてもよい。
（１１）上述の実施形態２では、プルアップ抵抗５０３は、ドライバ回路５００側の差動信号線上に接続されていたが、ドライバ回路５００側に限定されず、レシーバ回路６００との間の差動信号線上に接続されていればよい。更に、プルアップ抵抗５０３は、外付けの抵抗器だけでなく、半導体チップ内のトランジスタで形成されたオンチップ抵抗であってもよく、その場合は、ドライバ回路５００がパワーダウン状態のときのみプルアップ抵抗がプルアップ電位に接続される構成であってもよい。
（１２）上述の各実施形態及び各変形例を、部分的に組み合わせてもよい。
（３）上述の実施形態では、差動ドライバはレギュレーターにより電圧駆動することとしたが、差動ドライバは、定電流源により電流駆動することとしてもよい。
（４）上述の実施形態では、ドライバ制御部２０２は、制御部１０８ａが制御するドライバモード制御信号ＤＭＯＤＥに応じてドライバイネーブル信号ＤＥを制御していたが、制御部１０８ａにドライバ制御部２０２を含み、そこから直接ドライバイネーブル信号ＤＥを出力する構成としてもよい。
（５）上述の実施形態では、レシーバ制御部３０３は、振幅検知回路３０２からＨｉｇｈを受け取ると、レシーバイネーブル信号ＲＥをＨｉｇｈとし、振幅検知回路３０２からＬｏｗを受け取ると、レシーバイネーブル信号ＲＥをＬｏｗとしたが、安定したレシーバイネーブル信号ＲＥを出力するために、例えば、振幅検知回路３０２よりＨｉｇｈを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＨｉｇｈとし、Ｌｏｗを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＬｏｗとするとしてもよい。これにより、本来切り換えるべきではない場合において、差動信号線の電位の遷移を検知したときに、差動レシーバの切り換えを防ぐことができる。
（６）上述の実施形態では、ターゲット装置１０１は半導体メモリーカードとしたが、ターゲット装置１０１は通信デバイス、ディスプレイ装置やカメラ装置等であってもよい。ターゲット装置１０１が通信デバイスであった場合には、バックエンド部１０９には、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）トランシーバ、ベースバンド回路やＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）回路を含む通信モジュールを用いる。ターゲット装置１０１が、ディスプレイ装置やカメラ装置のように、ホスト装置１００との間で単方向の高速伝送を行う場合は、インターフェース回路１０４には、ドライバ回路１０６かレシーバ回路１０７の一方をそれぞれ備えていればよい。また、ホスト装置１００がターゲット装置１０１に対してクロックを送信する構成であってもよい。
（７）上述の実施形態では、符号化部４０３や復号化部４０７における符号化方式は、８ｂ／１０ｂ方式を使用したが、６４ｂ／６６ｂ方式やその他の方式を採用してもよい。
（８）上述の実施形態１では、ドライバ回路１０６はプルダウン抵抗を用いず、差動ドライバ２０１がパワーダウン状態の差動信号線対を０Ｖに保ったが、ドライバ回路１０６が接地されたプルダウン抵抗を備え、プルダウン抵抗により差動信号線を０Ｖに保つとしてもよい。このときの、図２に示す差動ドライバ２０１の詳細構成は、図９に示す差動ドライバ５０１と同様のものであり、ドライバイネーブル信号ＤＥがＬｏｗのときに、差動信号線対１０２はハイインピーダンス状態となり、その際プルダウン抵抗により差動信号線対１０２は双方とも０Ｖに保たれる。
（９）上述の実施形態１では、振幅検知回路３０２は、＋端子をＤ−信号線と、−端子をＤ＋信号線と接続し、＋端子の入力電位から−端子の入力電位を減算して得られる電位差を差動振幅として検知したが、振幅検知回路は差動振幅の絶対値を検知することとしてもよい。このとき、振幅検知回路の構成は、振幅検知回路３０２と同様のコンパレータと、＋端子をＤ＋信号線と、−端子をＤ−信号線と接続し、＋端子の入力電位から−端子の入力電位を減算して得られる電位差を差動振幅として検知するコンパレータとをＯＲ接続したものとなる。
（１０）上述の実施形態では、振幅検知回路３０２及びレベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で実現されたものであることにしたが、振幅検知回路３０２及びレベル検知回路６０２は、アナログ回路のコンパレータを含むシュミットトリガ回路で実現されることとしてもよい。また、振幅検知回路３０２及びレベル検知回路６０２のディセーブル状態とは、電源供給を停止した状態としてもよい。
（１１）上述の実施形態２では、プルアップ抵抗５０３は、ドライバ回路５００側の差動信号線上に接続されていたが、ドライバ回路５００側に限定されず、レシーバ回路６００との間の差動信号線上に接続されていればよい。更に、プルアップ抵抗５０３は、外付けの抵抗器だけでなく、半導体チップ内のトランジスタで形成されたオンチップ抵抗であってもよく、その場合は、ドライバ回路５００がパワーダウン状態のときのみプルアップ抵抗がプルアップ電位に接続される構成であってもよい。
（１２）上述の各実施形態及び各変形例を、部分的に組み合わせてもよい。
以下、更に本発明の一実施形態に係るドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法の変形例と各効果について説明する。
（ａ）本発明の一実施形態に係るレシーバ回路（図４参照）は、対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバ（差動レシーバ３０１）と、前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路（振幅検知回路３０２）と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段（レシーバ制御部３０３）とを備える。
（ａ）本発明の一実施形態に係るレシーバ回路（図４参照）は、対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバ（差動レシーバ３０１）と、前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路（振幅検知回路３０２）と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段（レシーバ制御部３０３）とを備える。
ここで、第一固定差動信号とは、例えば、差動Ｌｏｗ固定信号のことであり、長い期間とは、明細書記載の一定時間のことである。つまり、差動Ｌｏｗ固定信号は、符号化伝送方式である８ｂ／１０ｂ方式に従い符号化すると最長でも５ビット分の送信時間しか同じ電位の信号は出力されないところ、６ビット分の時間以上同じ電位が連続する。また、差動レシーバのイネーブル状態とは、差動信号を受信できる状態であり、差動レシーバ内に定常的に電流が流れるため電力を消費する。差動レシーバのディセーブル状態とは、差動信号を受信できない状態であり、電流が流れないため、電力の消費を抑制できる。レシーバ回路においては、差動レシーバがディセーブルされた状態をパワーダウン状態、差動レシーバがイネーブルされた状態を通常状態とする。
これにより、レシーバ回路は、ドライバ回路による第一固定差動信号の出力により、一定電位に保たれていた差動信号線の電位の状態が第一状態に遷移したことを検知し、パワーダウン状態から通常状態への切り換えを行うことができるため、簡素化されたドライバ回路によりレシーバ回路のパワーダウン状態から通常状態への切り換えタイミングを通知することができる。
なお、差動レシーバは、例えば、実施形態１の差動レシーバ３０１で構成され、検知回路は、例えば、実施形態１の振幅検知回路３０２で構成され、レシーバ制御手段は、例えば、レシーバ制御部３０３で構成される。
（ｂ）前記検知回路は、前記ドライバ回路が、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つものであって前記第一固定差動信号と異なる第二固定差動信号を送出したことにより、前記差動信号線の電位の状態が第二状態になったことを検知し、前記検知回路が第二状態を検知したときに、前記レシーバ制御手段は、前記差動レシーバをイネーブルからディセーブルにすることとしてもよい。
（ｂ）前記検知回路は、前記ドライバ回路が、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つものであって前記第一固定差動信号と異なる第二固定差動信号を送出したことにより、前記差動信号線の電位の状態が第二状態になったことを検知し、前記検知回路が第二状態を検知したときに、前記レシーバ制御手段は、前記差動レシーバをイネーブルからディセーブルにすることとしてもよい。
ここで、第二固定差動信号とは、例えば、差動Ｈｉｇｈ固定信号であり、差動Ｈｉｇｈ固定信号とは６ビット分以上の時間中、差動Ｌｏｗ固定信号のときとは異なる同じ電位が連続する差動信号である。
これにより、レシーバ回路は、ドライバ回路による第二固定差動信号の出力により、差動信号線の電位の状態が第二状態に遷移したことを検知し、通常状態からパワーダウン状態への切り換えを行うことができるため、簡素化されたドライバ回路によりレシーバ回路の通常状態からパワーダウン状態への切り換えタイミングを通知することができる。
（ｃ）前記検知回路は、前記差動信号線対の差動振幅の大きさを検知し、前記検知回路は、前記差動信号線対の差動振幅が所定の大きさに達したと判定することで、前記第一状態になったことを検知し、前記差動信号線対の差動振幅が０に近い大きさ以下になったと判定することとしてもよい。
（ｃ）前記検知回路は、前記差動信号線対の差動振幅の大きさを検知し、前記検知回路は、前記差動信号線対の差動振幅が所定の大きさに達したと判定することで、前記第一状態になったことを検知し、前記差動信号線対の差動振幅が０に近い大きさ以下になったと判定することとしてもよい。
ここで、例えば、第一状態とは、差動信号線対の振幅の大きさが閾値ＶＴＨ以上になった状態であり、第二状態とは、差動信号線対の振幅の大きさが閾値ＶＴＨより小さい状態である。
これにより、検知回路は、差動信号線対の振幅の大きさを検知するため、レシーバ回路は、検知回路が振幅の大きさが所定の大きさ、例えば、閾値ＶＴＨ以上になり第一状態になったことを検知した場合は、パワーダウン状態から通常状態へと遷移し、検知回路が閾値ＶＴＨより小さくなり第二状態になったことを検知した場合は、レシーバ回路は通常状態からパワーダウン状態へと遷移することができる。
（ｄ）更に、前記第一固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をディセーブルとし、前記第二固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をイネーブルとする検知回路制御手段を備えることとしてもよい。
（ｄ）更に、前記第一固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をディセーブルとし、前記第二固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をイネーブルとする検知回路制御手段を備えることとしてもよい。
これにより、レシーバ回路は、通常状態のときに検知回路をディセーブル状態とするため、通常状態のときにデータの伝送により振幅している差動信号線を検知し、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
（ｅ）前記検知回路は、前記差動信号線対の少なくとも一方の電位を検知し、前記検知回路は、前記ドライバ回路による第一固定差動信号の出力により、前記差動信号線の電位が、データ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、前記第一状態になったことを検知し、前記ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、前記第二状態になったことを検知することとしてもよい。
（ｅ）前記検知回路は、前記差動信号線対の少なくとも一方の電位を検知し、前記検知回路は、前記ドライバ回路による第一固定差動信号の出力により、前記差動信号線の電位が、データ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、前記第一状態になったことを検知し、前記ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、前記第二状態になったことを検知することとしてもよい。
ここで、例えば、第一状態とは、差動信号線の少なくとも一方の電位がプルアップ電位と差動信号のプラス側の電位との間に設定された閾値電位Ｖ’ＴＨよりも低い状態であり、第二状態とは、差動信号線の少なくとも一方の電位が閾値電位Ｖ’ＴＨ以上である状態である。
これにより、検知回路は、差動信号線の少なくとも一方の電位を検知するため、レシーバ回路は、検知回路が、ドライバ回路による第一固定差動信号の出力により、差動信号線の電位が、データ伝送時の差動信号のプラス側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、第一状態になったことを検知した場合は、パワーダウン状態から通常状態へと遷移し、検知回路が、ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、第二状態になったことを検知した場合は、通常状態からパワーダウン状態へと遷移することができる。
（ｆ）本発明の一実施形態に係るドライバ回路は、対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備える。
（ｆ）本発明の一実施形態に係るドライバ回路は、対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備える。
これにより、ドライバ回路は、第一固定差動信号を出力することで、一定の電位に保っていた差動信号線対の電位の状態を遷移させ、レシーバ回路にパワーダウン状態から通常状態への切り換えタイミングを通知することができるため、電圧駆動型ドライバを備えない簡素化した回路構成で、レシーバ回路にパワーダウン状態から通常状態への切り換えタイミングを通知することができる。
（ｇ）前記ドライバ回路は、更に、データを伝送しない間は、差動ドライバをディセーブルとし、データを伝送する際には、差動ドライバをイネーブルとするドライバ制御手段を備え、前記ドライバ制御手段が、前記差動ドライバをディセーブルする前に、前記差動ドライバは、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保ち、前記第一固定差動信号と異なる差動信号である第二固定差動信号を送出し、差動ドライバをディセーブルすることとしてもよい。
（ｇ）前記ドライバ回路は、更に、データを伝送しない間は、差動ドライバをディセーブルとし、データを伝送する際には、差動ドライバをイネーブルとするドライバ制御手段を備え、前記ドライバ制御手段が、前記差動ドライバをディセーブルする前に、前記差動ドライバは、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保ち、前記第一固定差動信号と異なる差動信号である第二固定差動信号を送出し、差動ドライバをディセーブルすることとしてもよい。
これにより、ドライバ回路は、ドライバ制御手段により差動ドライバをディセーブルにする前に、第二固定差動信号を出力し、差動信号線対の電位の状態を遷移させることで、レシーバ回路に通常状態からパワーダウン状態への切り換えタイミングを通知することができるため、電圧駆動型ドライバを備えない簡素化した回路構成で、レシーバ回路に通常状態からパワーダウン状態への切り換えタイミングを通知することができる。
（ｈ）前記状態維持回路は、前記差動ドライバ内の回路の一部であり、前記差動ドライバに、データを伝送していないときは、データ伝送時の差動信号の振幅範囲内の電位で、前記差動信号線対を一定電位に維持させることとしてもよい。
（ｈ）前記状態維持回路は、前記差動ドライバ内の回路の一部であり、前記差動ドライバに、データを伝送していないときは、データ伝送時の差動信号の振幅範囲内の電位で、前記差動信号線対を一定電位に維持させることとしてもよい。
これにより、ドライバ回路は、データを送信しないときには、差動ドライバ内の回路の一部である状態維持回路が、差動ドライバに差動信号線対を一定電位に維持させ、差動振幅を０とし、データを送信するときには、差動ドライバが差動信号を出力することで差動振幅を発生させるため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｉ）前記状態維持回路は、前記差動ドライバに、データを伝送していないときは、前記差動信号線対を０Ｖに維持させることとしてもよい。
（ｉ）前記状態維持回路は、前記差動ドライバに、データを伝送していないときは、前記差動信号線対を０Ｖに維持させることとしてもよい。
ここで、状態維持回路とは、例えば、図３に示す差動ドライバ内のプルダウンイネーブル信号ＰＥの入力に関する回路のことであり、プルダウンイネーブル信号ＰＥがＨｉｇｈを示すとき、差動信号線は双方とも接地されるため、状態維持回路により差動ドライバは差動信号線対を双方とも０Ｖに保つことができる。
これにより、ドライバ回路は、データを送信しないときには、差動ドライバ内の回路の一部である状態維持回路が、差動ドライバに差動信号線対を０Ｖに維持させ、差動振幅を０とし、データを送信するときには、差動ドライバが差動信号を出力することで差動振幅を発生させるため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｊ）前記状態維持回路は、データを伝送していないときに、前記差動信号線対をデータ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位に維持するプルアップ抵抗であることとしてもよい。
（ｊ）前記状態維持回路は、データを伝送していないときに、前記差動信号線対をデータ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位に維持するプルアップ抵抗であることとしてもよい。
これにより、ドライバ回路は、データを送信しないときには、状態維持回路、ここではプルアップ抵抗により差動信号線対を差動信号のプラス側の電位よりも高いプルアップ電位に維持し、データを送信するときには、データ送信に先行して第一固定差動信号を出力し、データ送信を終了するときには、ドライバ制御手段により差動ドライバをディセーブルにする前に、第二固定差動信号を出力するため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｋ）本発明の一実施形態に係る通信システムは、対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムであって、前記ドライバ回路は、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備え、前記レシーバ回路は、前記差動信号線を介して差動信号を受信する差動レシーバと、前記ドライバ回路による前記第一固定差動信号の送出により前記差動信号線の電位の状態が第一状態になったことを検知する検知回路と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備える。
（ｋ）本発明の一実施形態に係る通信システムは、対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムであって、前記ドライバ回路は、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備え、前記レシーバ回路は、前記差動信号線を介して差動信号を受信する差動レシーバと、前記ドライバ回路による前記第一固定差動信号の送出により前記差動信号線の電位の状態が第一状態になったことを検知する検知回路と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備える。
これにより、上述の通信システムは、ドライバ回路が、送信対象データを送る際の符号化伝送方式では発生しない第一固定差動信号を出力することにより、一定電位に保っていた差動信号線の電位の状態を変化させることで、レシーバ回路に対しパワーダウン状態から通常状態への切り換えタイミングを通知し、レシーバ回路がパワーダウン状態から通常状態へと遷移することができるため、電圧駆動型ドライバを含まない簡素化されたドライバ回路により、レシーバ回路がパワーダウン状態から通常状態へと切り換えるタイミングを通知する通信システムを実現できる。
本発明は、回路構成を複雑にすることなく、ドライバ回路とレシーバ回路との間で同期した確実なパワーダウン制御を行うドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法に適用でき、有用である。
１００ ホスト装置
１０１ ターゲット装置
１０２、１０３ 差動信号線
１０４ インターフェース回路
１０５ データ処理部
１０６、５００ ドライバ回路
１０７、６００、７００ レシーバ回路
１０８ 制御部
１０９ バックエンド部
２０１、５０１ 差動ドライバ
２０２、５０２ ドライバ制御部
３０１、６０１、７０１ 差動レシーバ
３０２ 振幅検知回路
３０３、６０３、７０３ レシーバ制御部
３０４ 振幅検知回路制御部
４０１ データ変換部
４０２ リンクコントローラ
４０３ 符号化部
４０４ パラレル／シリアル変換部
４０５ ＣＤＲ回路
４０６ シリアル／パラレル変換部
４０７ 復号化部
４０８ 発信器
４０９ ＰＬＬ回路
５０３ プルアップ抵抗
６０４ レベル検知回路制御部
１０１ ターゲット装置
１０２、１０３ 差動信号線
１０４ インターフェース回路
１０５ データ処理部
１０６、５００ ドライバ回路
１０７、６００、７００ レシーバ回路
１０８ 制御部
１０９ バックエンド部
２０１、５０１ 差動ドライバ
２０２、５０２ ドライバ制御部
３０１、６０１、７０１ 差動レシーバ
３０２ 振幅検知回路
３０３、６０３、７０３ レシーバ制御部
３０４ 振幅検知回路制御部
４０１ データ変換部
４０２ リンクコントローラ
４０３ 符号化部
４０４ パラレル／シリアル変換部
４０５ ＣＤＲ回路
４０６ シリアル／パラレル変換部
４０７ 復号化部
４０８ 発信器
４０９ ＰＬＬ回路
５０３ プルアップ抵抗
６０４ レベル検知回路制御部
本発明は、差動シリアル伝送に関し、特に送受信回路における消費電力削減の技術に関する。
近年、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）端子数やＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズに関する厳しい制約下において高速伝送を行うために、差動シリアル伝送を行う差動インターフェースが普及している。このような差動インターフェースにおけるデータの送信を行うドライバ回路及びデータの受信を行うレシーバ回路は、一定の電流源で動作する回路で構成されるため、有効なデータを伝送していない期間も電力を消費してしまう。
そこで、そのような期間、回路の一部あるいは全てに流れる電流を制限するための技術が必要となり、その技術を実現するための構成が特許文献１に記載されている。
図１５は、特許文献１に係る従来の差動インターフェース回路の概略構成を示す図である。図１５において、ドライバ回路９００は、差動伝送を行う電流駆動型ドライバ９０１とシングルエンド伝送を行う電圧駆動型ドライバ９０２とを備える。また、レシーバ回路９０３は、電流・電圧変換回路９０４、コンパレータ９０５及び電力制御回路９０６を備え、ドライバ回路９００と差動信号線Ｄ＋とＤ−を介して接続されている。ドライバ回路９００では、電圧駆動型ドライバ９０２がパワーダウン電位やウェイクアップ電位を出力し、レシーバ回路９０３に対してパワーダウン通知やウェイクアップ通知を行う。レシーバ回路９０３は、パワーダウン通知を受けると、電力制御回路９０６により電流・電圧変換回路９０４及びコンパレータ９０５の少なくとも一方に流れる電流が制限される。
図１５は、特許文献１に係る従来の差動インターフェース回路の概略構成を示す図である。図１５において、ドライバ回路９００は、差動伝送を行う電流駆動型ドライバ９０１とシングルエンド伝送を行う電圧駆動型ドライバ９０２とを備える。また、レシーバ回路９０３は、電流・電圧変換回路９０４、コンパレータ９０５及び電力制御回路９０６を備え、ドライバ回路９００と差動信号線Ｄ＋とＤ−を介して接続されている。ドライバ回路９００では、電圧駆動型ドライバ９０２がパワーダウン電位やウェイクアップ電位を出力し、レシーバ回路９０３に対してパワーダウン通知やウェイクアップ通知を行う。レシーバ回路９０３は、パワーダウン通知を受けると、電力制御回路９０６により電流・電圧変換回路９０４及びコンパレータ９０５の少なくとも一方に流れる電流が制限される。
しかしながら、特許文献１に記載されているインターフェース回路では、パワーダウン時に省電力化が図れるものの、その反面、レシーバ回路９０３へのパワーダウン通知やウェイクアップ通知を行うための電圧駆動型ドライバ９０２を余分に搭載する必要があった。
本発明は、係る問題に鑑みてなされたものであり、パワーダウン時の省電力化を図ることができ、それでいて電圧駆動型ドライバを用いずにパワーダウン状態とそれ以外の通常状態との切り換えを行うドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法を提供することを目的とする。
本発明は、係る問題に鑑みてなされたものであり、パワーダウン時の省電力化を図ることができ、それでいて電圧駆動型ドライバを用いずにパワーダウン状態とそれ以外の通常状態との切り換えを行うドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法を提供することを目的とする。
上記課題を解決するために本発明に係るレシーバ回路は、対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバと、前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備えることを特徴とする。
上記課題を解決するために本発明に係るドライバ回路は、対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備えることを特徴とする。
また、上記課題を解決するために本発明に係る制御方法は、対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムにおける制御方法であって、データを伝送しない間は、前記ドライバ回路が、差動信号線対を一定電位に維持する状態維持ステップと、データを伝送する際には、前記ドライバ回路が、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する送出ステップと、前記レシーバ回路が、前記差動信号線を介して差動信号を受信する受信ステップと、前記レシーバ回路が、前記第一固定差動信号の送出により一定電位に保たれていた前記差動信号線の電位の状態が第一状態になったことを検知する検知ステップと、前記レシーバ回路が、前記検知ステップが第一状態を検知したときに、前記受信ステップを行う差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御ステップとを含むことを特徴とする。
本発明によると、ドライバ回路からレシーバ回路に対し、通常状態とパワーダウン状態との切り換えタイミングを通知するための電圧駆動型ドライバが不要となり、回路構成を簡素化したドライバ回路で、消費電力削減のため、レシーバ回路の通常状態とパワーダウン状態との切り換えを制御する通信システムを提供することができる。
＜実施形態１＞
＜概要＞
本発明の実施形態１に係る通信システムの全体構成を図１に示す。
実施形態１における通信システムは、ホスト装置１００とターゲット装置１０１を含み、ホスト装置１００とターゲット装置１０１とは、Ｄ０＋信号線とＤ０＋信号線に流れる信号とは逆位相の信号が流れるＤ０−信号線から構成される差動信号線対１０２と同様にＤ１＋信号線とＤ１−信号線から構成される差動信号線対１０３とを介して接続されている。ホスト装置１００のドライバ回路１０６ａとターゲット装置１０１のレシーバ回路１０７ｂとは差動信号線対１０２を介して接続され、ドライバ回路１０６ａは、データ送信時に、高い側（プラス側）の電位ＶＤＰの信号と低い側（マイナス側）の電位ＶＤＮの信号との差動信号を出力する。
＜概要＞
本発明の実施形態１に係る通信システムの全体構成を図１に示す。
実施形態１における通信システムは、ホスト装置１００とターゲット装置１０１を含み、ホスト装置１００とターゲット装置１０１とは、Ｄ０＋信号線とＤ０＋信号線に流れる信号とは逆位相の信号が流れるＤ０−信号線から構成される差動信号線対１０２と同様にＤ１＋信号線とＤ１−信号線から構成される差動信号線対１０３とを介して接続されている。ホスト装置１００のドライバ回路１０６ａとターゲット装置１０１のレシーバ回路１０７ｂとは差動信号線対１０２を介して接続され、ドライバ回路１０６ａは、データ送信時に、高い側（プラス側）の電位ＶＤＰの信号と低い側（マイナス側）の電位ＶＤＮの信号との差動信号を出力する。
ドライバ回路１０６ａとレシーバ回路１０７ｂとがデータの送受信を行っていない間は、消費電力削減のため回路の一部に流れる電流を制限するパワーダウン状態であり、その期間の差動信号線対１０２には双方とも０Ｖの信号が出力され、差動振幅は０となっている。ドライバ回路１０６ａは、ホスト装置１００において送信対象データが発生したときに、レシーバ回路１０７ｂは、受信データがあるとき、つまりドライバ回路１０６ａより送信対象データがあることを通知されたときに回路に流れる電流を制限しない通常状態となる。即ち、ドライバ回路１０６ａは、ホスト装置１００において送信対象データが発生すると、送信対象データの送信に先行して、一定時間、Ｄ０＋信号線からはマイナス側の電位ＶＤＮの信号を、Ｄ０−信号線からはプラス側の電位ＶＤＰの信号を出力し続ける差動Ｌｏｗ固定信号を出力する。これにより、Ｄ０−信号線の電位はプラス側の電位ＶＤＰへと遷移する。送信データは８ｂ／１０ｂ方式で符号化され、この方式に従えば５ビット分の送信時間を超えて、同じ電位の信号が出力されることはない。ここでの一定時間とは、６ビット分以上の時間であり、この時間中同じ電位が連続する差動信号が出力されることとする。
一方、レシーバ回路１０７ｂは検知回路を備え、検知回路がドライバ回路１０６ａによる差動Ｌｏｗ固定信号の出力によってＤ０＋信号線とＤ０−信号線とに差動振幅、つまり電位差が発生し、その差動振幅が閾値ＶＴＨ以上の振幅になったことを検知したら、通常状態となる。これにより、ドライバ回路１０６ａはレシーバ回路１０７ｂに対し、パワーダウン状態から通常状態に遷移するタイミングを通知することができる。
＜詳細構成＞
以下、ホスト装置１００はパーソナルコンピュータ、ターゲット装置１０１は半導体メモリーカードとして図１の通信システムの詳細構成について説明する。また、以降の説明では、Ｄ０＋、Ｄ０−、Ｄ１＋及びＤ１−については、０、１を全て削除し、Ｄ＋とＤ−というように表記する。
＜詳細構成＞
以下、ホスト装置１００はパーソナルコンピュータ、ターゲット装置１０１は半導体メモリーカードとして図１の通信システムの詳細構成について説明する。また、以降の説明では、Ｄ０＋、Ｄ０−、Ｄ１＋及びＤ１−については、０、１を全て削除し、Ｄ＋とＤ−というように表記する。
ホスト装置１００は、インターフェース回路１０４ａとデータ処理部１０５とを備える。更に、インターフェース回路１０４ａは、ドライバ回路１０６ａ、レシーバ回路１０７ａ及び制御部１０８ａを備える。
データ処理部１０５は、通信における物理層及びデータリンク層に相当するインターフェース回路１０４ａの上位層であり、ユーザの操作等によるリクエストに応じたデータの処理を行う機能を有する。また、ホスト装置１００のレシーバ回路１０７ａとターゲット装置１０１のドライバ回路１０６ｂとの間でデータの送受信を行う場合に、受信したデータを処理する機能も有する。
データ処理部１０５は、通信における物理層及びデータリンク層に相当するインターフェース回路１０４ａの上位層であり、ユーザの操作等によるリクエストに応じたデータの処理を行う機能を有する。また、ホスト装置１００のレシーバ回路１０７ａとターゲット装置１０１のドライバ回路１０６ｂとの間でデータの送受信を行う場合に、受信したデータを処理する機能も有する。
ターゲット装置１０１は、インターフェース回路１０４ｂとバックエンド部１０９とを備える。ターゲット装置１０１におけるインターフェース回路１０４ｂは、ホスト装置１００におけるインターフェース回路１０４ａと同一の構成であり、ドライバ回路１０６ｂ、レシーバ回路１０７ｂ及び制御部１０８ｂは、それぞれインターフェース回路１０４ａのドライバ回路１０６ａ、レシーバ回路１０７ａ及び制御部１０８ａと同一の構成である。
バックエンド部１０９は、通信における物理層及びデータリンク層に相当するインターフェース回路１０４ｂの上位層であり、受信したデータの処理を行う機能を有する。また、ホスト装置１００のレシーバ回路１０７ａとターゲット装置１０１のドライバ回路１０６ｂとの間でデータの送受信を行う場合に、送信データの処理を行う機能も有する。バックエンド部１０９は、不揮発メモリ及びメモリコントローラが用いられる。
このとき、インターフェース回路１０４ａとインターフェース回路１０４ｂとは、ホスト装置１００とターゲット装置１０１との間で対称的に接続されているため、以降は差動信号線対１０２を介して接続されたドライバ回路１０６ａとレシーバ回路１０７ｂとの間でデータの送受信をする際の機能を中心に説明する。
なお、以下の詳細構成の説明ではａ、ｂの記号を全て削除し、１０６、１０７、１０８というように数字のみで表記する。
＜ドライバ回路１０６詳細構成＞
本実施形態１におけるドライバ回路１０６の詳細構成を図２に示す。
なお、以下の詳細構成の説明ではａ、ｂの記号を全て削除し、１０６、１０７、１０８というように数字のみで表記する。
＜ドライバ回路１０６詳細構成＞
本実施形態１におけるドライバ回路１０６の詳細構成を図２に示す。
ドライバ回路１０６は、差動ドライバ２０１、ドライバ制御部２０２を備える。
差動ドライバ２０１の詳細構成を図３に示す。
差動ドライバ２０１は、インバータ１００１、Ｐチャネルトランジスタ１００２、Ｐチャネルトランジスタ１００３、Ｎチャネルトランジスタ１００４、Ｎチャネルトランジスタ１００５、レギュレーター１００６、ＯＲ回路１００７及びＯＲ回路１００８を備え、差動信号線を介して差動信号を送信する機能と、パワーダウン状態のときに、差動信号線を０Ｖに保つ機能とを有する。
差動ドライバ２０１の詳細構成を図３に示す。
差動ドライバ２０１は、インバータ１００１、Ｐチャネルトランジスタ１００２、Ｐチャネルトランジスタ１００３、Ｎチャネルトランジスタ１００４、Ｎチャネルトランジスタ１００５、レギュレーター１００６、ＯＲ回路１００７及びＯＲ回路１００８を備え、差動信号線を介して差動信号を送信する機能と、パワーダウン状態のときに、差動信号線を０Ｖに保つ機能とを有する。
具体的には、以下のように上記機能を実現する。差動ドライバ２０１は、図７に示すように差動信号の中心の電位となるコモンモード電位ＶＣＭ（ここでは、０．２Ｖ）と、差動振幅ＶＰＰ（ここでは、０．４Ｖ）によって定まる、プラス側の電位ＶＤＰ及びマイナス側の電位ＶＤＮの差動信号を出力する。
プルダウンイネーブル信号ＰＥは、ドライバイネーブル信号ＤＥ（後述）を反転したものであり、通常状態では、Ｌｏｗである。また、入力信号Ｄａｔａ＿Ｉｎ、つまり送信データ列中の一つのビットは、入力信号Ｄａｔａ＿Ｉｎそのままの信号であるＤＩと、入力信号Ｄａｔａ＿Ｉｎがインバータ１００１で反転された信号であるＤＩ＃の相補入力信号となる。入力信号Ｄａｔａ＿ＩｎがＨｉｇｈのとき、ＤＩはＨｉｇｈとなり、Ｐチャネルトランジスタ１００２はＯＦＦ、Ｎチャネルトランジスタ１００４はＯＮとなるので、Ｄ−信号線は接地され、０Ｖ（差動信号のマイナス側の電位ＶＤＮ）の信号が出力される。このとき、ＤＩ＃はＬｏｗとなり、Ｐチャネルトランジスタ１００３はＯＮ、Ｎチャネルトランジスタ１００５はＯＦＦとなるので、Ｄ＋信号線は電圧源として働くレギュレーター１００６の出力電圧、ここでは０．４Ｖ（差動信号のプラス側の電位ＶＤＰ）の信号が出力される。上述のＤ−信号線からは０Ｖの信号が出力され、Ｄ＋信号線からは０．４Ｖの信号が出力される差動信号を差動Ｈｉｇｈ信号と呼ぶ。同様に、入力信号Ｄａｔａ＿ＩｎがＬｏｗのときは、Ｄ＋信号線からは０Ｖの信号が出力され、Ｄ−信号線からは０．４Ｖの信号が出力され、この差動信号を差動Ｌｏｗ信号と呼ぶ。また、パワーダウン状態では、ドライバイネーブル信号ＤＥはＬｏｗとなるため、プルダウンイネーブル信号ＰＥはＨｉｇｈとなる。このとき、入力信号Ｄａｔａ＿Ｉｎに関わらず、ＤＩ、ＤＩ＃はいずれもＨｉｇｈとなる。このとき、Ｐチャネルトランジスタ１００２とＰチャネルトランジスタ１００３とはいずれもＯＦＦとなり、Ｎチャネルトランジスタ１００４とＮチャネルトランジスタ１００５とはいずれもＯＮとなるので、Ｄ＋信号線とＤ−信号線とはいずれも接地され、０Ｖとなる。また、このとき、レギュレーター１００６には電流が流れないため、差動ドライバ２０１は、電力の消費を抑制できる。
プルダウンイネーブル信号ＰＥは、ドライバイネーブル信号ＤＥ（後述）を反転したものであり、通常状態では、Ｌｏｗである。また、入力信号Ｄａｔａ＿Ｉｎ、つまり送信データ列中の一つのビットは、入力信号Ｄａｔａ＿Ｉｎそのままの信号であるＤＩと、入力信号Ｄａｔａ＿Ｉｎがインバータ１００１で反転された信号であるＤＩ＃の相補入力信号となる。入力信号Ｄａｔａ＿ＩｎがＨｉｇｈのとき、ＤＩはＨｉｇｈとなり、Ｐチャネルトランジスタ１００２はＯＦＦ、Ｎチャネルトランジスタ１００４はＯＮとなるので、Ｄ−信号線は接地され、０Ｖ（差動信号のマイナス側の電位ＶＤＮ）の信号が出力される。このとき、ＤＩ＃はＬｏｗとなり、Ｐチャネルトランジスタ１００３はＯＮ、Ｎチャネルトランジスタ１００５はＯＦＦとなるので、Ｄ＋信号線は電圧源として働くレギュレーター１００６の出力電圧、ここでは０．４Ｖ（差動信号のプラス側の電位ＶＤＰ）の信号が出力される。上述のＤ−信号線からは０Ｖの信号が出力され、Ｄ＋信号線からは０．４Ｖの信号が出力される差動信号を差動Ｈｉｇｈ信号と呼ぶ。同様に、入力信号Ｄａｔａ＿ＩｎがＬｏｗのときは、Ｄ＋信号線からは０Ｖの信号が出力され、Ｄ−信号線からは０．４Ｖの信号が出力され、この差動信号を差動Ｌｏｗ信号と呼ぶ。また、パワーダウン状態では、ドライバイネーブル信号ＤＥはＬｏｗとなるため、プルダウンイネーブル信号ＰＥはＨｉｇｈとなる。このとき、入力信号Ｄａｔａ＿Ｉｎに関わらず、ＤＩ、ＤＩ＃はいずれもＨｉｇｈとなる。このとき、Ｐチャネルトランジスタ１００２とＰチャネルトランジスタ１００３とはいずれもＯＦＦとなり、Ｎチャネルトランジスタ１００４とＮチャネルトランジスタ１００５とはいずれもＯＮとなるので、Ｄ＋信号線とＤ−信号線とはいずれも接地され、０Ｖとなる。また、このとき、レギュレーター１００６には電流が流れないため、差動ドライバ２０１は、電力の消費を抑制できる。
ドライバ制御部２０２は、ドライバモード制御信号ＤＭＯＤＥ（後述）の入力に応じて、差動ドライバ２０１のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、リンクコントローラ４０２（後述）によりドライバモード制御信号ＤＭＯＤＥが稼動モードを示すとき、つまり、送信対象データがあるときは、ドライバ制御部２０２は、ドライバイネーブル信号ＤＥをＨｉｇｈとする。これにより、プルダウンイネーブル信号ＰＥはＬｏｗとなり、差動ドライバ２０１はイネーブル状態となる。一方、ドライバモード制御信号ＤＭＯＤＥが非稼動モードを示すとき、つまり、送信対象データがないときは、ドライバ制御部２０２は、ドライバイネーブル信号ＤＥをＬｏｗとする。これにより、プルダウンイネーブル信号ＰＥはＨｉｇｈとなり、差動ドライバ２０１はディセーブル状態となる。ここで、差動ドライバ２０１のイネーブル状態とは、差動信号を出力できる状態であり、差動ドライバ２０１内のレギュレーター１００６に定常的に電流が流れるため電力を消費する。差動ドライバ２０１のディセーブル状態とは、差動信号を出力できない状態であり、レギュレーター１００６に電流が流れないため、電力の消費を抑制できる。ドライバ回路１０６においては、差動ドライバ２０１がディセーブルされた状態をパワーダウン状態、差動ドライバ２０１がイネーブルされた状態を通常状態と呼ぶ。
＜レシーバ回路１０７詳細構成＞
本実施形態１におけるレシーバ回路１０７の詳細構成を図４に示す。
＜レシーバ回路１０７詳細構成＞
本実施形態１におけるレシーバ回路１０７の詳細構成を図４に示す。
レシーバ回路１０７は、差動レシーバ３０１、振幅検知回路３０２、レシーバ制御部３０３及び振幅検知回路制御部３０４を備える。
差動レシーバ３０１は、トランジスタによる差動増幅器などで構成され、差動信号線を介して差動信号を受信する機能を有する。
また、図示していないが、差動信号線のインピーダンス整合を図るため、差動レシーバ３０１の前段には、Ｄ＋信号線とＤ−信号線との間に１００Ω程度の終端抵抗が接続されていることとする。
差動レシーバ３０１は、トランジスタによる差動増幅器などで構成され、差動信号線を介して差動信号を受信する機能を有する。
また、図示していないが、差動信号線のインピーダンス整合を図るため、差動レシーバ３０１の前段には、Ｄ＋信号線とＤ−信号線との間に１００Ω程度の終端抵抗が接続されていることとする。
振幅検知回路３０２は、Ｄ＋信号線とＤ−信号線と接続されるコンパレータで構成され、Ｄ＋信号線とＤ−信号線との差動振幅の大きさを検知する機能を有する。具体的には、振幅検知回路３０２は、＋端子をＤ−信号線と、−端子をＤ＋信号線と接続し、差動振幅、ここでは＋端子の入力電位から−端子の入力電位を減算して得られる電位差を検知して、差動振幅の大きさが閾値ＶＴＨ以上、ここでは０．２Ｖ以上であれば、Ｈｉｇｈを出力し、差動振幅の大きさが閾値ＶＴＨより小さければ（負の値を含む）、Ｌｏｗを出力する。
振幅検知回路３０２は、差動信号線を安定して検出するため、ヒステリシス特性を持たせることが望ましい。
レシーバ制御部３０３は、差動レシーバ３０１のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、振幅検知回路３０２からＨｉｇｈを受け取ると、つまり、振幅検知回路３０２が差動振幅の大きさが閾値ＶＴＨ以上であると検知したら、レシーバ制御部３０３は、レシーバイネーブル信号ＲＥをＨｉｇｈとし、差動レシーバ３０１はイネーブル状態となる。振幅検知回路３０２からＬｏｗを受け取ると、つまり、振幅検知回路３０２が差動振幅の大きさが閾値ＶＴＨより小さいと検知したら、レシーバ制御部３０３は、レシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ３０１はディセーブル状態となる。ここで、差動レシーバ３０１のイネーブル状態とは、差動信号を受信できる状態であり、差動レシーバ３０１内に定常的に電流が流れるため電力を消費する。差動レシーバ３０１のディセーブル状態とは、差動信号を受信できない状態であり、電流が流れないため、電力の消費を抑制できる。レシーバ回路１０７においては、差動レシーバ３０１がディセーブルされた状態をパワーダウン状態、差動レシーバ３０１がイネーブルされた状態を通常状態とする。
レシーバ制御部３０３は、差動レシーバ３０１のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、振幅検知回路３０２からＨｉｇｈを受け取ると、つまり、振幅検知回路３０２が差動振幅の大きさが閾値ＶＴＨ以上であると検知したら、レシーバ制御部３０３は、レシーバイネーブル信号ＲＥをＨｉｇｈとし、差動レシーバ３０１はイネーブル状態となる。振幅検知回路３０２からＬｏｗを受け取ると、つまり、振幅検知回路３０２が差動振幅の大きさが閾値ＶＴＨより小さいと検知したら、レシーバ制御部３０３は、レシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ３０１はディセーブル状態となる。ここで、差動レシーバ３０１のイネーブル状態とは、差動信号を受信できる状態であり、差動レシーバ３０１内に定常的に電流が流れるため電力を消費する。差動レシーバ３０１のディセーブル状態とは、差動信号を受信できない状態であり、電流が流れないため、電力の消費を抑制できる。レシーバ回路１０７においては、差動レシーバ３０１がディセーブルされた状態をパワーダウン状態、差動レシーバ３０１がイネーブルされた状態を通常状態とする。
振幅検知回路制御部３０４は、振幅検知回路３０２のイネーブル状態とディセーブル状態を制御する機能を有する。ここで、振幅検知回路３０２のディセーブル状態とは、振幅検知結果にマスク処理がされ、振幅検知結果を無効化、ここでは、常に差動振幅が閾値ＶＴＨ以上であると検知しているとみなすことを示す。これにより、振幅検知回路３０２が、通常状態のときの差動信号の振幅が閾値ＶＴＨより小さくなったのを検知して、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
＜制御部１０８詳細構成＞
また、制御部１０８の詳細構成を図５に示す。
＜制御部１０８詳細構成＞
また、制御部１０８の詳細構成を図５に示す。
制御部１０８は、データ変換部４０１とリンクコントローラ４０２とを含む。
データ変換部４０１は更に、符号化部４０３、パラレル／シリアル変換部４０４、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路４０５、シリアル／パラレル変換部４０６及び復号化部４０７を含む。
リンクコントローラ４０２は、インターフェース回路全体の制御を行い、ドライバモード制御信号ＤＭＯＤＥとレシーバモード制御信号ＲＭＯＤＥとを制御する機能を有する。
データ変換部４０１は更に、符号化部４０３、パラレル／シリアル変換部４０４、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路４０５、シリアル／パラレル変換部４０６及び復号化部４０７を含む。
リンクコントローラ４０２は、インターフェース回路全体の制御を行い、ドライバモード制御信号ＤＭＯＤＥとレシーバモード制御信号ＲＭＯＤＥとを制御する機能を有する。
図６（ａ）に、ドライバモード制御信号ＤＭＯＤＥの状態遷移図を示す。
リンクコントローラ４０２は、ホスト装置１００において、送信対象データがないときは、ドライバモード制御信号ＤＭＯＤＥを非稼動モードとし、送信対象データがあるときは、ドライバモード制御信号ＤＭＯＤＥを稼動モードとする。
図６（ｂ）に、レシーバモード制御信号ＲＭＯＤＥの状態遷移図を示す。
リンクコントローラ４０２は、ホスト装置１００において、送信対象データがないときは、ドライバモード制御信号ＤＭＯＤＥを非稼動モードとし、送信対象データがあるときは、ドライバモード制御信号ＤＭＯＤＥを稼動モードとする。
図６（ｂ）に、レシーバモード制御信号ＲＭＯＤＥの状態遷移図を示す。
リンクコントローラ４０２は、レシーバ回路１０７ｂが、Ｄ＋信号線からはマイナス側の電位ＶＤＮの信号を、Ｄ−信号線からはプラス側の電位ＶＤＰの信号を出力し続ける差動Ｌｏｗ固定信号を受信したときには、レシーバモード制御信号ＲＭＯＤＥを稼動モードとし、Ｄ＋信号線からはプラス側の電位ＶＤＰの信号を、Ｄ−信号線からはマイナス側の電位ＶＤＮの信号を出力し続ける差動Ｈｉｇｈ固定信号を受信したときには、レシーバモード制御信号ＲＭＯＤＥを非稼動モードとする。制御部１０８ｂよりレシーバモード制御信号ＲＭＯＤＥがバックエンド部１０９に通知され、バックエンド部１０９は、レシーバモード制御信号ＲＭＯＤＥが非稼動モードのときに受信したデータの処理は行わない。
符号化部４０３は、リンクコントローラ４０２から受け取った８ビットのパラレル送信データを、１０ビットの符号化データに変換する機能を有する。この伝送のための符号化方式である符号化伝送方式は８ｂ／１０ｂ方式であり、この方式で符号化された場合、１０ビットの符号化データは、最大でも５ビットしか同じビットが連続しない。また、同期シンボルの送出も行う。同期シンボルには、８ｂ／１０ｂ方式において、通常のデータ伝送に用いられるＤシンボルではなく、制御用の特殊なＫシンボルやそれら組み合わせを用いる。例えば、特殊なＫシンボルの一つであるＫ２８．５はコンマ符号と呼ばれ、任意の２つの８ｂ／１０ｂシンボルの組み合わせでは生成されないパターンであるため、同期シンボルとして用いられる。
パラレル／シリアル変換部４０４は、符号化部４０３により変換された１０ビットの符号化データを、ＰＬＬ回路４０９（後述）で生成されたデータクロックに基づいてシリアル送信データに変換する機能を有し、変換したシリアル送信データをドライバ回路１０６ａへ出力する。
発振器４０８は、装置内に存在し、リファレンスクロックを生成する機能を有する。
発振器４０８は、装置内に存在し、リファレンスクロックを生成する機能を有する。
ＰＬＬ回路４０９は、発振器４０８で生成されたリファレンスクロックから、データ送受信に用いる高速なデータクロックを生成する機能を有する。
ＣＤＲ回路４０５は、ＰＬＬ回路４０９を含み、レシーバ回路１０７ｂで受信するシリアルデータに含まれているジッタ（時間軸方向の信号のずれ）を除去するため、データクロックとシリアルデータのエッジの位相合わせを行う機能を有する。レシーバ回路１０７ｂで受信するシリアルデータは、差動信号線や入出力端子を経てレシーバ回路１０７ｂで受信されるため、ジッタが含まれている。
ＣＤＲ回路４０５は、ＰＬＬ回路４０９を含み、レシーバ回路１０７ｂで受信するシリアルデータに含まれているジッタ（時間軸方向の信号のずれ）を除去するため、データクロックとシリアルデータのエッジの位相合わせを行う機能を有する。レシーバ回路１０７ｂで受信するシリアルデータは、差動信号線や入出力端子を経てレシーバ回路１０７ｂで受信されるため、ジッタが含まれている。
シリアル／パラレル変換部４０６は、有効なデータの前に付加された同期シンボルを検出してシンボル同期を行い、以降の有効なデータを正しい１０ビットの符号化データに変換する機能を有する。ここで、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号は、各差動信号線から一定時間同じ電位の信号が出力されたことにより、８ｂ／１０ｂ方式では発生しない全ビット“０”あるいは“１”の符号化データとして受信されるため、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を検出することが可能となる。差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を検出した場合は、検出したことをリンクコントローラ４０２まで通知する。
復号化部４０７は、８ｂ／１０ｂ方式に従ってシリアル／パラレル変換部４０６により変換された１０ビットの符号化データを８ビットの元データに復号する機能を有する。
＜動作＞
以降においては、本実施形態１に係る通信システムの動作について、図１から図５に示した本実施形態１の構成を参照しながら説明していく。図７には、本実施形態１に係るインターフェース回路の動作タイミングチャートを示す。ここで、図１に示した通信システムにおけるインターフェース回路は、ホスト装置１００とターゲット装置１０１との間で対称的に接続された構成であるため、差動信号線対１０２を介して接続されたドライバ回路１０６ａとレシーバ回路１０７ｂの動作についてのみ説明する。
＜動作＞
以降においては、本実施形態１に係る通信システムの動作について、図１から図５に示した本実施形態１の構成を参照しながら説明していく。図７には、本実施形態１に係るインターフェース回路の動作タイミングチャートを示す。ここで、図１に示した通信システムにおけるインターフェース回路は、ホスト装置１００とターゲット装置１０１との間で対称的に接続された構成であるため、差動信号線対１０２を介して接続されたドライバ回路１０６ａとレシーバ回路１０７ｂの動作についてのみ説明する。
ホスト装置１００に送信対象データがない期間、ドライバ回路１０６ａはパワーダウン状態である、つまり差動ドライバ２０１は、ディセーブル状態であり、Ｄ＋信号線とＤ−信号線とは双方とも接地され０Ｖとなり、差動振幅が０の状態である。このとき、レシーバ回路１０７ｂもパワーダウン状態である。
時刻Ｔ１において、ホスト装置１００に送信対象データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部２０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ２０１はイネーブル状態となる。差動ドライバ２０１は、差動Ｌｏｗ固定信号を出力し、Ｄ−信号線は０．４Ｖ（差動信号のプラス側の電位ＶＤＰ）付近に遷移する一方、Ｄ＋信号線は０Ｖ（差動信号のマイナス側の電位ＶＤＮ）付近のまま維持される。
時刻Ｔ１において、ホスト装置１００に送信対象データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部２０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ２０１はイネーブル状態となる。差動ドライバ２０１は、差動Ｌｏｗ固定信号を出力し、Ｄ−信号線は０．４Ｖ（差動信号のプラス側の電位ＶＤＰ）付近に遷移する一方、Ｄ＋信号線は０Ｖ（差動信号のマイナス側の電位ＶＤＮ）付近のまま維持される。
Ｄ−信号線が０．４Ｖに遷移する途中の時刻Ｔ２において、振幅検知回路３０２が、差動信号線対１０２の振幅の大きさが閾値ＶＴＨである０．２Ｖ以上になったことを検知し、レシーバ制御部３０３はレシーバイネーブル信号ＲＥをＨｉｇｈとし、差動レシーバ３０１はイネーブル状態となる。
時刻Ｔ３において、Ｄ−信号線が０．４Ｖに到達すると、差動レシーバ３０１は、差動Ｌｏｗ固定信号を受信する。
時刻Ｔ３において、Ｄ−信号線が０．４Ｖに到達すると、差動レシーバ３０１は、差動Ｌｏｗ固定信号を受信する。
時刻Ｔ４において、ドライバ回路１０６ａは、送信対象データの送信に先行して同期シンボルの送信を開始する。また、レシーバ回路１０７ｂが差動Ｌｏｗ固定信号を受信したことにより、レシーバモード制御信号ＲＭＯＤＥは制御部１０８ｂによって稼動モードとなる。レシーバモード制御信号ＲＭＯＤＥが稼動モードとなると、ターゲット装置１０１は受信したデータを処理できる状態になり、更に、振幅検知回路制御部３０４により、振幅検知回路３０２はディセーブル状態となる。その後、同期シンボルを受信し、シンボル同期が行われる。
時刻Ｔ５において、一定の同期シンボルの送信を終えたドライバ回路１０６ａは、パケット単位の送信対象データを送信し、レシーバ回路１０７ｂは、パケットを受信する。ここで、パケットとは、有効データの前後に、それぞれＳＯＰ（Ｓｔａｒｔ Ｏｆ Ｐａｃｋｅｔ）やＥＯＰ（Ｅｎｄ Ｏｆ Ｐａｃｋｅｔ）の機能を持たせた特殊なＫシンボルを付加し、それにより、受信側が有効データの先頭と末尾を判別できるようにしたデータ列である。
時刻Ｔ６において、ドライバ回路１０６ａはパケットを送信し終えると、差動Ｈｉｇｈ固定信号を送信する。レシーバ回路１０７ｂでは、差動レシーバ３０１が差動Ｈｉｇｈ固定信号を受信する。
時刻Ｔ７において、レシーバ回路１０７ｂが差動Ｈｉｇｈ固定信号を受信して、制御部１０８ｂまで差動Ｈｉｇｈ固定信号を受信したことが伝えられると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは非稼動モードになる。レシーバモード制御信号ＲＭＯＤＥが非稼動モードになると、振幅検知回路制御部３０４は、振幅検知回路３０２をイネーブル状態とする。
時刻Ｔ７において、レシーバ回路１０７ｂが差動Ｈｉｇｈ固定信号を受信して、制御部１０８ｂまで差動Ｈｉｇｈ固定信号を受信したことが伝えられると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは非稼動モードになる。レシーバモード制御信号ＲＭＯＤＥが非稼動モードになると、振幅検知回路制御部３０４は、振幅検知回路３０２をイネーブル状態とする。
時刻Ｔ８において、振幅検知回路３０２は、差動信号線対１０２の振幅の大きさが閾値ＶＴＨである０．２Ｖより小さくなったのを検知し、レシーバ制御部３０３はレシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ３０１はディセーブル状態となる。
ここで、振幅検知回路３０２は、差動Ｈｉｇｈ固定信号、つまり時刻Ｔ６からＴ７まで連続して出力されるＤ＋信号線の０．４Ｖの信号とＤ−信号線の０Ｖの信号とを検出することにより、振幅検知回路３０２は、速やかに安定した状態で閾値ＶＴＨ未満を検知することとなる。
ここで、振幅検知回路３０２は、差動Ｈｉｇｈ固定信号、つまり時刻Ｔ６からＴ７まで連続して出力されるＤ＋信号線の０．４Ｖの信号とＤ−信号線の０Ｖの信号とを検出することにより、振幅検知回路３０２は、速やかに安定した状態で閾値ＶＴＨ未満を検知することとなる。
これにより、電圧駆動型ドライバを用いない簡素化された構成で、ドライバ回路１０６ａはレシーバ回路１０７ｂに対し、パワーダウン状態と通常状態との切り換えタイミングを通知することができる。
＜実施形態２＞
上記の実施形態１においては、ドライバ回路１０６ａは、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を０Ｖに保ったが、実施形態２では、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を差動信号のプラス側の電位ＶＤＰよりも高い、プルアップ電位ＶＰＵに保つこととした。プルアップ電位ＶＰＵは、ここでは１．２Ｖに設定することとする。
＜構成＞
本実施形態２における通信システムは、図１の通信システムのドライバ回路１０６ａを、図８に示すドライバ回路５００（後述）に、レシーバ回路１０７ｂを、図１０に示すレシーバ回路６００（後述）に置き換えたものとする。
＜実施形態２＞
上記の実施形態１においては、ドライバ回路１０６ａは、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を０Ｖに保ったが、実施形態２では、データを送信しない期間の差動信号線対１０２の信号線それぞれの電位を差動信号のプラス側の電位ＶＤＰよりも高い、プルアップ電位ＶＰＵに保つこととした。プルアップ電位ＶＰＵは、ここでは１．２Ｖに設定することとする。
＜構成＞
本実施形態２における通信システムは、図１の通信システムのドライバ回路１０６ａを、図８に示すドライバ回路５００（後述）に、レシーバ回路１０７ｂを、図１０に示すレシーバ回路６００（後述）に置き換えたものとする。
本実施形態２におけるドライバ回路５００の詳細構成を図８に示す。本実施形態２におけるドライバ回路５００は、差動ドライバ５０１、ドライバ制御部５０２及びプルアップ抵抗５０３を備える。
差動ドライバ５０１の詳細構成を図９に示す。
差動ドライバ５０１は、インバータ１１０１、Ｐチャネルトランジスタ１１０２、Ｐチャネルトランジスタ１１０３、Ｎチャネルトランジスタ１１０４、Ｎチャネルトランジスタ１１０５、レギュレーター１１０６及びトランジスタ１１０７を備え、差動信号線を介して差動信号を送信する機能を有する。インバータ１１０１からレギュレーター１１０６までは、差動ドライバ２０１のインバータ１００１からレギュレーター１００６までと同様である。
差動ドライバ５０１の詳細構成を図９に示す。
差動ドライバ５０１は、インバータ１１０１、Ｐチャネルトランジスタ１１０２、Ｐチャネルトランジスタ１１０３、Ｎチャネルトランジスタ１１０４、Ｎチャネルトランジスタ１１０５、レギュレーター１１０６及びトランジスタ１１０７を備え、差動信号線を介して差動信号を送信する機能を有する。インバータ１１０１からレギュレーター１１０６までは、差動ドライバ２０１のインバータ１００１からレギュレーター１００６までと同様である。
差動ドライバ５０１は、通常状態、つまりドライバイネーブル信号ＤＥがＨｉｇｈの場合において、入力信号Ｄａｔａ＿ＩｎがＨｉｇｈのときには、差動Ｈｉｇｈ信号を出力し、入力信号Ｄａｔａ＿ＩｎがＬｏｗのときには、差動Ｌｏｗ信号を出力する。
ドライバイネーブル信号ＤＥがＬｏｗの場合は、トランジスタ１１０７がＯＦＦとなり、差動信号線対１０２はハイインピーダンス状態になる。このとき、差動信号線対１０２の電位は１．２Ｖの電源に接続されたプルアップ抵抗５０３によりプルアップ電位ＶＰＵに維持される。また、このとき、レギュレーター１１０６には電流が流れないため、差動ドライバ５０１の電力の消費を抑制できる。
ドライバイネーブル信号ＤＥがＬｏｗの場合は、トランジスタ１１０７がＯＦＦとなり、差動信号線対１０２はハイインピーダンス状態になる。このとき、差動信号線対１０２の電位は１．２Ｖの電源に接続されたプルアップ抵抗５０３によりプルアップ電位ＶＰＵに維持される。また、このとき、レギュレーター１１０６には電流が流れないため、差動ドライバ５０１の電力の消費を抑制できる。
ドライバ制御部５０２は、ドライバ制御部２０２と同様の機能を有する。
プルアップ抵抗５０３は、一端を差動信号線対１０２ともう一端を１．２Ｖの電源と接続され、差動信号線対１０２がハイインピーダンス状態のときに、差動信号線対１０２をプルアップ電位ＶＰＵに保つ機能を有する。なお、プルアップ抵抗５０３の抵抗値は、パワーダウン状態での消費電流を削減するため、数１０ｋΩから１００ｋΩ以上であることが望ましい。
プルアップ抵抗５０３は、一端を差動信号線対１０２ともう一端を１．２Ｖの電源と接続され、差動信号線対１０２がハイインピーダンス状態のときに、差動信号線対１０２をプルアップ電位ＶＰＵに保つ機能を有する。なお、プルアップ抵抗５０３の抵抗値は、パワーダウン状態での消費電流を削減するため、数１０ｋΩから１００ｋΩ以上であることが望ましい。
本実施形態２におけるレシーバ回路６００の詳細構成を図１０に示す。本実施形態２におけるレシーバ回路６００は、差動レシーバ６０１、レベル検知回路６０２、レシーバ制御部６０３及びレベル検知回路制御部６０４を備える。
レベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で構成され、Ｄ＋信号線の電位を検知する機能を有する。具体的には、Ｄ＋信号線の電位が、プルアップ電位ＶＰＵと差動信号のプラス側の電位ＶＤＰとの間に設定されている閾値電位Ｖ’ＴＨ以上である場合に、差動信号線がプルアップ電位ＶＰＵであると検知し、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨより低い場合に、差動信号線がプルアップ電位ＶＰＵでないと検知する。レベル検知回路６０２は、差動信号線を安定して検出するため、ヒステリシス特性を持たせることが望ましい。
レベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で構成され、Ｄ＋信号線の電位を検知する機能を有する。具体的には、Ｄ＋信号線の電位が、プルアップ電位ＶＰＵと差動信号のプラス側の電位ＶＤＰとの間に設定されている閾値電位Ｖ’ＴＨ以上である場合に、差動信号線がプルアップ電位ＶＰＵであると検知し、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨより低い場合に、差動信号線がプルアップ電位ＶＰＵでないと検知する。レベル検知回路６０２は、差動信号線を安定して検出するため、ヒステリシス特性を持たせることが望ましい。
レベル検知回路制御部６０４は、レベル検知回路６０２のイネーブル状態とディセーブル状態とを制御する機能を有する。具体的には、レシーバモード制御信号ＲＭＯＤＥが非稼動モードを示す期間は、レベル検知回路６０２をイネーブル状態とし、レシーバモード制御信号ＲＭＯＤＥが稼動モードを示す期間では、レベル検知回路６０２をディセーブル状態とする。
ここで、レベル検知回路６０２のディセーブル状態とは、レベル検知結果にマスク処理を行い、レベル検知結果を無効化する、ここでは、レベル検知回路６０２が常に差動信号線がプルアップ電位ＶＰＵでないと検知しているとみなすことを示す。これにより、レベル検知回路６０２が通常状態の差動信号を検知し、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
＜動作＞
本実施形態２に係るインターフェース回路の動作タイミングチャートを図１１に示す。
＜動作＞
本実施形態２に係るインターフェース回路の動作タイミングチャートを図１１に示す。
ホスト装置１００において、送信対象データがない期間、ドライバ回路５００は、パワーダウン状態であり、その期間の差動信号線対１０２は、プルアップ抵抗５０３により、１．２Ｖのプルアップ電位ＶＰＵに維持される。このとき、レシーバ回路６００もパワーダウン状態である。
図１１の時刻Ｔ１において、ホスト装置１００に送信対象データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部５０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ５０１はイネーブル状態となる。差動ドライバ５０１はイネーブル状態になると、差動Ｌｏｗ固定信号を出力する。
図１１の時刻Ｔ１において、ホスト装置１００に送信対象データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部５０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ５０１はイネーブル状態となる。差動ドライバ５０１はイネーブル状態になると、差動Ｌｏｗ固定信号を出力する。
Ｄ＋信号線が０Ｖに遷移する途中の時刻Ｔ２において、レベル検知回路６０２が、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨより低くなったことを検知すると、レシーバ制御部６０３によりレシーバイネーブル信号ＲＥがＨｉｇｈとなり、差動レシーバ６０１がイネーブル状態となる。ここで、Ｄ＋信号線からはより低い電位である０Ｖの信号が出力され続けるため、ビット遷移せず電位が遷移する。そのため、レシーバ回路６００は、０．４Ｖの信号が出力されるＤ−信号線を検知するよりも確実に、差動信号線の電位が閾値電位Ｖ’ＴＨ以下に遷移したことを検知することができ、更にビット遷移しないため、安定した電位を検知することができる。
時刻Ｔ３において、Ｄ＋信号線の電位が０Ｖに、Ｄ−信号線の電位が０．４Ｖに到達すると、レシーバ回路６００は差動Ｌｏｗ固定信号を受信する。
時刻Ｔ４において、ドライバ回路５００は、送信対象データの送信に先駆けて同期シンボルの送信を開始する。また、レシーバ回路６００が差動Ｌｏｗ固定信号を受信すると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは稼動モードとなり、ターゲット装置１０１は受信したデータを処理できる状態になる。その後、同期シンボルを受信し、シンボル同期が行われる。
時刻Ｔ４において、ドライバ回路５００は、送信対象データの送信に先駆けて同期シンボルの送信を開始する。また、レシーバ回路６００が差動Ｌｏｗ固定信号を受信すると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは稼動モードとなり、ターゲット装置１０１は受信したデータを処理できる状態になる。その後、同期シンボルを受信し、シンボル同期が行われる。
時刻Ｔ５において、一定の同期シンボルの送信を終えたドライバ回路５００は、パケット単位のデータを送信し、レシーバ回路６００は、パケットを受信する。
時刻Ｔ６において、ドライバ回路５００はパケットを送信し終えると、差動Ｈｉｇｈ固定信号の送信を開始する。レシーバ回路６００は、差動Ｈｉｇｈ固定信号を受信する。
時刻Ｔ７において、ドライバ回路５００が差動Ｈｉｇｈ固定信号を送信し終えると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥは非稼動モードとなる。ドライバモード制御信号ＤＭＯＤＥは非稼動モードとなると、ドライバ制御部５０２によりドライバイネーブル信号ＤＥはＬｏｗとなり、差動ドライバ５０１はディセーブル状態となる。その後、Ｄ＋信号線は、０．４Ｖ付近からプルアップ電位ＶＰＵである１．２Ｖ付近に遷移を開始する。一方、レシーバ回路６００が差動Ｈｉｇｈ固定信号を受信して、制御部１０８ｂまで差動Ｈｉｇｈ固定信号を受信したことが伝えられると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは非稼動モードとなり、ターゲット装置１０１はそれ以降受信するデータの処理は行わない。これにより、時刻Ｔ７から時刻Ｔ８までの不定な期間に受信したデータを誤って処理することを防ぐことができる。
時刻Ｔ６において、ドライバ回路５００はパケットを送信し終えると、差動Ｈｉｇｈ固定信号の送信を開始する。レシーバ回路６００は、差動Ｈｉｇｈ固定信号を受信する。
時刻Ｔ７において、ドライバ回路５００が差動Ｈｉｇｈ固定信号を送信し終えると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥは非稼動モードとなる。ドライバモード制御信号ＤＭＯＤＥは非稼動モードとなると、ドライバ制御部５０２によりドライバイネーブル信号ＤＥはＬｏｗとなり、差動ドライバ５０１はディセーブル状態となる。その後、Ｄ＋信号線は、０．４Ｖ付近からプルアップ電位ＶＰＵである１．２Ｖ付近に遷移を開始する。一方、レシーバ回路６００が差動Ｈｉｇｈ固定信号を受信して、制御部１０８ｂまで差動Ｈｉｇｈ固定信号を受信したことが伝えられると、制御部１０８ｂによりレシーバモード制御信号ＲＭＯＤＥは非稼動モードとなり、ターゲット装置１０１はそれ以降受信するデータの処理は行わない。これにより、時刻Ｔ７から時刻Ｔ８までの不定な期間に受信したデータを誤って処理することを防ぐことができる。
時刻Ｔ８において、レベル検知回路６０２が、Ｄ＋信号線の電位が閾値電位Ｖ’ＴＨ以上になったのを検知し、レシーバ制御部６０３により、レシーバイネーブル信号ＲＥがＬｏｗとなり、差動レシーバ６０１はディセーブル状態となる。
これにより、電圧駆動型ドライバを用いない簡素化された構成で、ドライバ回路５００はレシーバ回路６００に対し、パワーダウン状態と通常状態との切り換えタイミングを通知することができる。
＜補足＞
以上、本発明に係るドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法について、実施形態１，２を例として説明したが、例示した通信システムを以下のように変形することも可能であり、本発明は上述の実施形態で示した通りの通信システムに限られないことは勿論である。
（１）上述の実施形態では、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｌｏｗ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｈｉｇｈ固定信号を出力したが、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｈｉｇｈ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｌｏｗ固定信号を出力することとしてもよい。実施形態２の場合に、レシーバ回路６００はＤ−信号線の電位を検知することで、Ｄ＋信号線を検知するよりも確実に差動信号線の電位が閾値電位Ｖ’ＴＨより低くなったことを検知でき、また、プルアップ電位ＶＰＵまで遷移するときも差動信号のプラス側の電位ＶＤＰから遷移を開始するため、Ｄ＋信号線を検知するよりも早く閾値電位Ｖ’ＴＨ以上になったことを検知できる。
（２）ドライバ回路は、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しないこととしてもよい。
これにより、電圧駆動型ドライバを用いない簡素化された構成で、ドライバ回路５００はレシーバ回路６００に対し、パワーダウン状態と通常状態との切り換えタイミングを通知することができる。
＜補足＞
以上、本発明に係るドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法について、実施形態１，２を例として説明したが、例示した通信システムを以下のように変形することも可能であり、本発明は上述の実施形態で示した通りの通信システムに限られないことは勿論である。
（１）上述の実施形態では、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｌｏｗ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｈｉｇｈ固定信号を出力したが、ドライバ回路は、パワーダウン状態から通常状態に遷移するときに差動Ｈｉｇｈ固定信号、通常状態からパワーダウン状態に遷移するときには差動Ｌｏｗ固定信号を出力することとしてもよい。実施形態２の場合に、レシーバ回路６００はＤ−信号線の電位を検知することで、Ｄ＋信号線を検知するよりも確実に差動信号線の電位が閾値電位Ｖ’ＴＨより低くなったことを検知でき、また、プルアップ電位ＶＰＵまで遷移するときも差動信号のプラス側の電位ＶＤＰから遷移を開始するため、Ｄ＋信号線を検知するよりも早く閾値電位Ｖ’ＴＨ以上になったことを検知できる。
（２）ドライバ回路は、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しないこととしてもよい。
図１２に、差動Ｌｏｗ固定信号及び差動Ｈｉｇｈ固定信号を出力しないときのインターフェース回路の動作タイミングを示す。
このときの通信システムの構成は、実施形態２の通信システムのレシーバ回路６００を図１３に示すレシーバ回路７００に置き換えたものとし、プルアップ抵抗５０３は３．３Ｖの電源電圧に接続されることとして以下説明を行う。
このときの通信システムの構成は、実施形態２の通信システムのレシーバ回路６００を図１３に示すレシーバ回路７００に置き換えたものとし、プルアップ抵抗５０３は３．３Ｖの電源電圧に接続されることとして以下説明を行う。
レシーバ回路７００は、差動レシーバ７０１、レベル検知回路７０２及びレシーバ制御部７０３を備える。差動レシーバ７０１とレシーバ制御部７０３とは、レシーバ回路６００の差動レシーバ６０１、レシーバ制御部６０３と同様の機能を有する。レベル検知回路７０２は、Ｄ＋信号線とＤ−信号線との双方と接続され、双方の電位を検知する機能を有する。
時刻Ｔ１において、ホスト装置１００に送信データが発生すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移する。ドライバモード制御信号ＤＭＯＤＥが稼動モードに遷移すると、ドライバ制御部５０２がドライバイネーブル信号ＤＥをＨｉｇｈとし、差動ドライバ５０１はイネーブル状態となる。差動ドライバ５０１はイネーブル状態になると、差動Ｌｏｗ信号及び差動Ｈｉｇｈ信号を出力し、これにより差動信号線の電位は差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移する。
差動信号線の電位が差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移する途中の時刻Ｔ２において、レシーバ回路７００は、差動信号線の少なくとも一方の電位が閾値電位Ｖ”ＴＨより低くなったのを検知して、レシーバ制御部７０３は、レシーバイネーブル信号ＲＥをＨｉｇｈとすることで、差動レシーバ７０１がイネーブル状態となり、レシーバモード制御信号ＲＭＯＤＥは稼動モードとなる。
時刻Ｔ３から時刻Ｔ４の動作については、実施形態２の時刻Ｔ４から時刻Ｔ５の動作と同様であり、ドライバ回路５００は同期シンボルの送信、パケットの送信を行い、レシーバ回路７００は同期シンボルを受信し、シンボル同期を行い、パケットを受信する。
時刻Ｔ５において、ドライバ回路５００がパケットの送信を終了すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥは非稼動モードとなる。ドライバモード制御信号ＤＭＯＤＥが非稼動モードとなると、ドライバ制御部５０２によりドライバイネーブル信号ＤＥがＬｏｗになり、差動ドライバ５０１がディセーブル状態となる。その後、差動信号線対１０２はプルアップ電位ＶＰＵに遷移を開始する。
時刻Ｔ５において、ドライバ回路５００がパケットの送信を終了すると、制御部１０８ａによりドライバモード制御信号ＤＭＯＤＥは非稼動モードとなる。ドライバモード制御信号ＤＭＯＤＥが非稼動モードとなると、ドライバ制御部５０２によりドライバイネーブル信号ＤＥがＬｏｗになり、差動ドライバ５０１がディセーブル状態となる。その後、差動信号線対１０２はプルアップ電位ＶＰＵに遷移を開始する。
時刻Ｔ６において、レシーバ回路７００は、差動信号線の少なくとも一方の電位が閾値電位Ｖ”ＴＨ以上になったのを検知したことにより、レシーバ制御部７０３は、レシーバイネーブル信号ＲＥをＬｏｗとし、差動レシーバ７０１がディセーブル状態となり、制御部１０８ｂによってレシーバモード制御信号ＲＭＯＤＥは非稼動モードとなる。
このとき、レベル検知回路７０２は、両方の差動信号線を検知し、各検知結果を論理和、論理積等したものを最終的な検知結果としてもよい。
このとき、レベル検知回路７０２は、両方の差動信号線を検知し、各検知結果を論理和、論理積等したものを最終的な検知結果としてもよい。
また、レシーバ制御部７０３は、図１４に示すレシーバ制御部８００のようにレシーバ制御部７０３の中にレベル検知回路７０２を含むような構成としてもよい。レシーバ制御部８００は、レベル判定回路８０１、レベル判定回路８０２及びＮＡＮＤ回路８０３を含み、レベル判定回路８０１がＤ＋信号線の電位を検知し、レベル判定回路８０２がＤ−信号線の電位を検知し、双方の結果を入力としてＮＡＮＤ回路８０３がレシーバイネーブル信号ＲＥを出力する。このとき、レシーバイネーブル信号ＲＥをそのままレシーバモード制御信号ＲＭＯＤＥとしてもよい。
しかし、この構成では、差動信号線がプルアップ電位ＶＰＵから差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮに遷移するとき、または差動信号のプラス側の電位ＶＤＰ及び差動信号のマイナス側の電位ＶＤＮからプルアップ電位ＶＰＵに遷移するときに、ビットが遷移し、閾値電位Ｖ”ＴＨ付近で不定な期間が発生してしまう。このため、プルアップ抵抗により差動信号線対１０２をプルアップする場合には、実施形態２の方がよい実施形態であるといえる。
（３）上述の実施形態では、差動ドライバはレギュレーターにより電圧駆動することとしたが、差動ドライバは、定電流源により電流駆動することとしてもよい。
（４）上述の実施形態では、ドライバ制御部２０２は、制御部１０８ａが制御するドライバモード制御信号ＤＭＯＤＥに応じてドライバイネーブル信号ＤＥを制御していたが、制御部１０８ａにドライバ制御部２０２を含み、そこから直接ドライバイネーブル信号ＤＥを出力する構成としてもよい。
（５）上述の実施形態では、レシーバ制御部３０３は、振幅検知回路３０２からＨｉｇｈを受け取ると、レシーバイネーブル信号ＲＥをＨｉｇｈとし、振幅検知回路３０２からＬｏｗを受け取ると、レシーバイネーブル信号ＲＥをＬｏｗとしたが、安定したレシーバイネーブル信号ＲＥを出力するために、例えば、振幅検知回路３０２よりＨｉｇｈを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＨｉｇｈとし、Ｌｏｗを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＬｏｗとするとしてもよい。これにより、本来切り換えるべきではない場合において、差動信号線の電位の遷移を検知したときに、差動レシーバの切り換えを防ぐことができる。
（６）上述の実施形態では、ターゲット装置１０１は半導体メモリーカードとしたが、ターゲット装置１０１は通信デバイス、ディスプレイ装置やカメラ装置等であってもよい。ターゲット装置１０１が通信デバイスであった場合には、バックエンド部１０９には、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）トランシーバ、ベースバンド回路やＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）回路を含む通信モジュールを用いる。ターゲット装置１０１が、ディスプレイ装置やカメラ装置のように、ホスト装置１００との間で単方向の高速伝送を行う場合は、インターフェース回路１０４には、ドライバ回路１０６かレシーバ回路１０７の一方をそれぞれ備えていればよい。また、ホスト装置１００がターゲット装置１０１に対してクロックを送信する構成であってもよい。
（７）上述の実施形態では、符号化部４０３や復号化部４０７における符号化方式は、８ｂ／１０ｂ方式を使用したが、６４ｂ／６６ｂ方式やその他の方式を採用してもよい。
（８）上述の実施形態１では、ドライバ回路１０６はプルダウン抵抗を用いず、差動ドライバ２０１がパワーダウン状態の差動信号線対を０Ｖに保ったが、ドライバ回路１０６が接地されたプルダウン抵抗を備え、プルダウン抵抗により差動信号線を０Ｖに保つとしてもよい。このときの、図２に示す差動ドライバ２０１の詳細構成は、図９に示す差動ドライバ５０１と同様のものであり、ドライバイネーブル信号ＤＥがＬｏｗのときに、差動信号線対１０２はハイインピーダンス状態となり、その際プルダウン抵抗により差動信号線対１０２は双方とも０Ｖに保たれる。
（９）上述の実施形態１では、振幅検知回路３０２は、＋端子をＤ−信号線と、−端子をＤ＋信号線と接続し、＋端子の入力電位から−端子の入力電位を減算して得られる電位差を差動振幅として検知したが、振幅検知回路は差動振幅の絶対値を検知することとしてもよい。このとき、振幅検知回路の構成は、振幅検知回路３０２と同様のコンパレータと、＋端子をＤ＋信号線と、−端子をＤ−信号線と接続し、＋端子の入力電位から−端子の入力電位を減算して得られる電位差を差動振幅として検知するコンパレータとをＯＲ接続したものとなる。
（１０）上述の実施形態では、振幅検知回路３０２及びレベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で実現されたものであることにしたが、振幅検知回路３０２及びレベル検知回路６０２は、アナログ回路のコンパレータを含むシュミットトリガ回路で実現されることとしてもよい。また、振幅検知回路３０２及びレベル検知回路６０２のディセーブル状態とは、電源供給を停止した状態としてもよい。
（１１）上述の実施形態２では、プルアップ抵抗５０３は、ドライバ回路５００側の差動信号線上に接続されていたが、ドライバ回路５００側に限定されず、レシーバ回路６００との間の差動信号線上に接続されていればよい。更に、プルアップ抵抗５０３は、外付けの抵抗器だけでなく、半導体チップ内のトランジスタで形成されたオンチップ抵抗であってもよく、その場合は、ドライバ回路５００がパワーダウン状態のときのみプルアップ抵抗がプルアップ電位に接続される構成であってもよい。
（１２）上述の各実施形態及び各変形例を、部分的に組み合わせてもよい。
（３）上述の実施形態では、差動ドライバはレギュレーターにより電圧駆動することとしたが、差動ドライバは、定電流源により電流駆動することとしてもよい。
（４）上述の実施形態では、ドライバ制御部２０２は、制御部１０８ａが制御するドライバモード制御信号ＤＭＯＤＥに応じてドライバイネーブル信号ＤＥを制御していたが、制御部１０８ａにドライバ制御部２０２を含み、そこから直接ドライバイネーブル信号ＤＥを出力する構成としてもよい。
（５）上述の実施形態では、レシーバ制御部３０３は、振幅検知回路３０２からＨｉｇｈを受け取ると、レシーバイネーブル信号ＲＥをＨｉｇｈとし、振幅検知回路３０２からＬｏｗを受け取ると、レシーバイネーブル信号ＲＥをＬｏｗとしたが、安定したレシーバイネーブル信号ＲＥを出力するために、例えば、振幅検知回路３０２よりＨｉｇｈを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＨｉｇｈとし、Ｌｏｗを所定数以上受け取ったら、レシーバイネーブル信号ＲＥをＬｏｗとするとしてもよい。これにより、本来切り換えるべきではない場合において、差動信号線の電位の遷移を検知したときに、差動レシーバの切り換えを防ぐことができる。
（６）上述の実施形態では、ターゲット装置１０１は半導体メモリーカードとしたが、ターゲット装置１０１は通信デバイス、ディスプレイ装置やカメラ装置等であってもよい。ターゲット装置１０１が通信デバイスであった場合には、バックエンド部１０９には、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）トランシーバ、ベースバンド回路やＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）回路を含む通信モジュールを用いる。ターゲット装置１０１が、ディスプレイ装置やカメラ装置のように、ホスト装置１００との間で単方向の高速伝送を行う場合は、インターフェース回路１０４には、ドライバ回路１０６かレシーバ回路１０７の一方をそれぞれ備えていればよい。また、ホスト装置１００がターゲット装置１０１に対してクロックを送信する構成であってもよい。
（７）上述の実施形態では、符号化部４０３や復号化部４０７における符号化方式は、８ｂ／１０ｂ方式を使用したが、６４ｂ／６６ｂ方式やその他の方式を採用してもよい。
（８）上述の実施形態１では、ドライバ回路１０６はプルダウン抵抗を用いず、差動ドライバ２０１がパワーダウン状態の差動信号線対を０Ｖに保ったが、ドライバ回路１０６が接地されたプルダウン抵抗を備え、プルダウン抵抗により差動信号線を０Ｖに保つとしてもよい。このときの、図２に示す差動ドライバ２０１の詳細構成は、図９に示す差動ドライバ５０１と同様のものであり、ドライバイネーブル信号ＤＥがＬｏｗのときに、差動信号線対１０２はハイインピーダンス状態となり、その際プルダウン抵抗により差動信号線対１０２は双方とも０Ｖに保たれる。
（９）上述の実施形態１では、振幅検知回路３０２は、＋端子をＤ−信号線と、−端子をＤ＋信号線と接続し、＋端子の入力電位から−端子の入力電位を減算して得られる電位差を差動振幅として検知したが、振幅検知回路は差動振幅の絶対値を検知することとしてもよい。このとき、振幅検知回路の構成は、振幅検知回路３０２と同様のコンパレータと、＋端子をＤ＋信号線と、−端子をＤ−信号線と接続し、＋端子の入力電位から−端子の入力電位を減算して得られる電位差を差動振幅として検知するコンパレータとをＯＲ接続したものとなる。
（１０）上述の実施形態では、振幅検知回路３０２及びレベル検知回路６０２は、ＣＭＯＳバッファのようなデジタル回路で実現されたものであることにしたが、振幅検知回路３０２及びレベル検知回路６０２は、アナログ回路のコンパレータを含むシュミットトリガ回路で実現されることとしてもよい。また、振幅検知回路３０２及びレベル検知回路６０２のディセーブル状態とは、電源供給を停止した状態としてもよい。
（１１）上述の実施形態２では、プルアップ抵抗５０３は、ドライバ回路５００側の差動信号線上に接続されていたが、ドライバ回路５００側に限定されず、レシーバ回路６００との間の差動信号線上に接続されていればよい。更に、プルアップ抵抗５０３は、外付けの抵抗器だけでなく、半導体チップ内のトランジスタで形成されたオンチップ抵抗であってもよく、その場合は、ドライバ回路５００がパワーダウン状態のときのみプルアップ抵抗がプルアップ電位に接続される構成であってもよい。
（１２）上述の各実施形態及び各変形例を、部分的に組み合わせてもよい。
以下、更に本発明の一実施形態に係るドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法の変形例と各効果について説明する。
（ａ）本発明の一実施形態に係るレシーバ回路（図４参照）は、対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバ（差動レシーバ３０１）と、前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路（振幅検知回路３０２）と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段（レシーバ制御部３０３）とを備える。
（ａ）本発明の一実施形態に係るレシーバ回路（図４参照）は、対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバ（差動レシーバ３０１）と、前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路（振幅検知回路３０２）と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段（レシーバ制御部３０３）とを備える。
ここで、第一固定差動信号とは、例えば、差動Ｌｏｗ固定信号のことであり、長い期間とは、明細書記載の一定時間のことである。つまり、差動Ｌｏｗ固定信号は、符号化伝送方式である８ｂ／１０ｂ方式に従い符号化すると最長でも５ビット分の送信時間しか同じ電位の信号は出力されないところ、６ビット分の時間以上同じ電位が連続する。また、差動レシーバのイネーブル状態とは、差動信号を受信できる状態であり、差動レシーバ内に定常的に電流が流れるため電力を消費する。差動レシーバのディセーブル状態とは、差動信号を受信できない状態であり、電流が流れないため、電力の消費を抑制できる。レシーバ回路においては、差動レシーバがディセーブルされた状態をパワーダウン状態、差動レシーバがイネーブルされた状態を通常状態とする。
これにより、レシーバ回路は、ドライバ回路による第一固定差動信号の出力により、一定電位に保たれていた差動信号線の電位の状態が第一状態に遷移したことを検知し、パワーダウン状態から通常状態への切り換えを行うことができるため、簡素化されたドライバ回路によりレシーバ回路のパワーダウン状態から通常状態への切り換えタイミングを通知することができる。
なお、差動レシーバは、例えば、実施形態１の差動レシーバ３０１で構成され、検知回路は、例えば、実施形態１の振幅検知回路３０２で構成され、レシーバ制御手段は、例えば、レシーバ制御部３０３で構成される。
（ｂ）前記検知回路は、前記ドライバ回路が、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つものであって前記第一固定差動信号と異なる第二固定差動信号を送出したことにより、前記差動信号線の電位の状態が第二状態になったことを検知し、前記検知回路が第二状態を検知したときに、前記レシーバ制御手段は、前記差動レシーバをイネーブルからディセーブルにすることとしてもよい。
（ｂ）前記検知回路は、前記ドライバ回路が、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つものであって前記第一固定差動信号と異なる第二固定差動信号を送出したことにより、前記差動信号線の電位の状態が第二状態になったことを検知し、前記検知回路が第二状態を検知したときに、前記レシーバ制御手段は、前記差動レシーバをイネーブルからディセーブルにすることとしてもよい。
ここで、第二固定差動信号とは、例えば、差動Ｈｉｇｈ固定信号であり、差動Ｈｉｇｈ固定信号とは６ビット分以上の時間中、差動Ｌｏｗ固定信号のときとは異なる同じ電位が連続する差動信号である。
これにより、レシーバ回路は、ドライバ回路による第二固定差動信号の出力により、差動信号線の電位の状態が第二状態に遷移したことを検知し、通常状態からパワーダウン状態への切り換えを行うことができるため、簡素化されたドライバ回路によりレシーバ回路の通常状態からパワーダウン状態への切り換えタイミングを通知することができる。
（ｃ）前記検知回路は、前記差動信号線対の差動振幅の大きさを検知し、前記検知回路は、前記差動信号線対の差動振幅が所定の大きさに達したと判定することで、前記第一状態になったことを検知し、前記差動信号線対の差動振幅が０に近い大きさ以下になったと判定することとしてもよい。
これにより、レシーバ回路は、ドライバ回路による第二固定差動信号の出力により、差動信号線の電位の状態が第二状態に遷移したことを検知し、通常状態からパワーダウン状態への切り換えを行うことができるため、簡素化されたドライバ回路によりレシーバ回路の通常状態からパワーダウン状態への切り換えタイミングを通知することができる。
（ｃ）前記検知回路は、前記差動信号線対の差動振幅の大きさを検知し、前記検知回路は、前記差動信号線対の差動振幅が所定の大きさに達したと判定することで、前記第一状態になったことを検知し、前記差動信号線対の差動振幅が０に近い大きさ以下になったと判定することとしてもよい。
ここで、例えば、第一状態とは、差動信号線対の振幅の大きさが閾値ＶＴＨ以上になった状態であり、第二状態とは、差動信号線対の振幅の大きさが閾値ＶＴＨより小さい状態である。
これにより、検知回路は、差動信号線対の振幅の大きさを検知するため、レシーバ回路は、検知回路が振幅の大きさが所定の大きさ、例えば、閾値ＶＴＨ以上になり第一状態になったことを検知した場合は、パワーダウン状態から通常状態へと遷移し、検知回路が閾値ＶＴＨより小さくなり第二状態になったことを検知した場合は、レシーバ回路は通常状態からパワーダウン状態へと遷移することができる。
（ｄ）更に、前記第一固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をディセーブルとし、前記第二固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をイネーブルとする検知回路制御手段を備えることとしてもよい。
これにより、検知回路は、差動信号線対の振幅の大きさを検知するため、レシーバ回路は、検知回路が振幅の大きさが所定の大きさ、例えば、閾値ＶＴＨ以上になり第一状態になったことを検知した場合は、パワーダウン状態から通常状態へと遷移し、検知回路が閾値ＶＴＨより小さくなり第二状態になったことを検知した場合は、レシーバ回路は通常状態からパワーダウン状態へと遷移することができる。
（ｄ）更に、前記第一固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をディセーブルとし、前記第二固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をイネーブルとする検知回路制御手段を備えることとしてもよい。
これにより、レシーバ回路は、通常状態のときに検知回路をディセーブル状態とするため、通常状態のときにデータの伝送により振幅している差動信号線を検知し、通常状態からパワーダウン状態へと切り換えることを防ぐことができる。
（ｅ）前記検知回路は、前記差動信号線対の少なくとも一方の電位を検知し、前記検知回路は、前記ドライバ回路による第一固定差動信号の出力により、前記差動信号線の電位が、データ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、前記第一状態になったことを検知し、前記ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、前記第二状態になったことを検知することとしてもよい。
（ｅ）前記検知回路は、前記差動信号線対の少なくとも一方の電位を検知し、前記検知回路は、前記ドライバ回路による第一固定差動信号の出力により、前記差動信号線の電位が、データ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、前記第一状態になったことを検知し、前記ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、前記第二状態になったことを検知することとしてもよい。
ここで、例えば、第一状態とは、差動信号線の少なくとも一方の電位がプルアップ電位と差動信号のプラス側の電位との間に設定された閾値電位Ｖ’ＴＨよりも低い状態であり、第二状態とは、差動信号線の少なくとも一方の電位が閾値電位Ｖ’ＴＨ以上である状態である。
これにより、検知回路は、差動信号線の少なくとも一方の電位を検知するため、レシーバ回路は、検知回路が、ドライバ回路による第一固定差動信号の出力により、差動信号線の電位が、データ伝送時の差動信号のプラス側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、第一状態になったことを検知した場合は、パワーダウン状態から通常状態へと遷移し、検知回路が、ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、第二状態になったことを検知した場合は、通常状態からパワーダウン状態へと遷移することができる。
（ｆ）本発明の一実施形態に係るドライバ回路は、対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備える。
これにより、検知回路は、差動信号線の少なくとも一方の電位を検知するため、レシーバ回路は、検知回路が、ドライバ回路による第一固定差動信号の出力により、差動信号線の電位が、データ伝送時の差動信号のプラス側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、第一状態になったことを検知した場合は、パワーダウン状態から通常状態へと遷移し、検知回路が、ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、第二状態になったことを検知した場合は、通常状態からパワーダウン状態へと遷移することができる。
（ｆ）本発明の一実施形態に係るドライバ回路は、対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備える。
これにより、ドライバ回路は、第一固定差動信号を出力することで、一定の電位に保っていた差動信号線対の電位の状態を遷移させ、レシーバ回路にパワーダウン状態から通常状態への切り換えタイミングを通知することができるため、電圧駆動型ドライバを備えない簡素化した回路構成で、レシーバ回路にパワーダウン状態から通常状態への切り換えタイミングを通知することができる。
（ｇ）前記ドライバ回路は、更に、データを伝送しない間は、差動ドライバをディセーブルとし、データを伝送する際には、差動ドライバをイネーブルとするドライバ制御手段を備え、前記ドライバ制御手段が、前記差動ドライバをディセーブルする前に、前記差動ドライバは、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保ち、前記第一固定差動信号と異なる差動信号である第二固定差動信号を送出し、差動ドライバをディセーブルすることとしてもよい。
（ｇ）前記ドライバ回路は、更に、データを伝送しない間は、差動ドライバをディセーブルとし、データを伝送する際には、差動ドライバをイネーブルとするドライバ制御手段を備え、前記ドライバ制御手段が、前記差動ドライバをディセーブルする前に、前記差動ドライバは、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保ち、前記第一固定差動信号と異なる差動信号である第二固定差動信号を送出し、差動ドライバをディセーブルすることとしてもよい。
これにより、ドライバ回路は、ドライバ制御手段により差動ドライバをディセーブルにする前に、第二固定差動信号を出力し、差動信号線対の電位の状態を遷移させることで、レシーバ回路に通常状態からパワーダウン状態への切り換えタイミングを通知することができるため、電圧駆動型ドライバを備えない簡素化した回路構成で、レシーバ回路に通常状態からパワーダウン状態への切り換えタイミングを通知することができる。
（ｈ）前記状態維持回路は、前記差動ドライバ内の回路の一部であり、前記差動ドライバに、データを伝送していないときは、データ伝送時の差動信号の振幅範囲内の電位で、前記差動信号線対を一定電位に維持させることとしてもよい。
（ｈ）前記状態維持回路は、前記差動ドライバ内の回路の一部であり、前記差動ドライバに、データを伝送していないときは、データ伝送時の差動信号の振幅範囲内の電位で、前記差動信号線対を一定電位に維持させることとしてもよい。
これにより、ドライバ回路は、データを送信しないときには、差動ドライバ内の回路の一部である状態維持回路が、差動ドライバに差動信号線対を一定電位に維持させ、差動振幅を０とし、データを送信するときには、差動ドライバが差動信号を出力することで差動振幅を発生させるため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｉ）前記状態維持回路は、前記差動ドライバに、データを伝送していないときは、前記差動信号線対を０Ｖに維持させることとしてもよい。
（ｉ）前記状態維持回路は、前記差動ドライバに、データを伝送していないときは、前記差動信号線対を０Ｖに維持させることとしてもよい。
ここで、状態維持回路とは、例えば、図３に示す差動ドライバ内のプルダウンイネーブル信号ＰＥの入力に関する回路のことであり、プルダウンイネーブル信号ＰＥがＨｉｇｈを示すとき、差動信号線は双方とも接地されるため、状態維持回路により差動ドライバは差動信号線対を双方とも０Ｖに保つことができる。
これにより、ドライバ回路は、データを送信しないときには、差動ドライバ内の回路の一部である状態維持回路が、差動ドライバに差動信号線対を０Ｖに維持させ、差動振幅を０とし、データを送信するときには、差動ドライバが差動信号を出力することで差動振幅を発生させるため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｊ）前記状態維持回路は、データを伝送していないときに、前記差動信号線対をデータ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位に維持するプルアップ抵抗であることとしてもよい。
これにより、ドライバ回路は、データを送信しないときには、差動ドライバ内の回路の一部である状態維持回路が、差動ドライバに差動信号線対を０Ｖに維持させ、差動振幅を０とし、データを送信するときには、差動ドライバが差動信号を出力することで差動振幅を発生させるため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｊ）前記状態維持回路は、データを伝送していないときに、前記差動信号線対をデータ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位に維持するプルアップ抵抗であることとしてもよい。
これにより、ドライバ回路は、データを送信しないときには、状態維持回路、ここではプルアップ抵抗により差動信号線対を差動信号のプラス側の電位よりも高いプルアップ電位に維持し、データを送信するときには、データ送信に先行して第一固定差動信号を出力し、データ送信を終了するときには、ドライバ制御手段により差動ドライバをディセーブルにする前に、第二固定差動信号を出力するため、レシーバ回路に通常状態とパワーダウン状態との切り換えタイミングを通知することができる。
（ｋ）本発明の一実施形態に係る通信システムは、対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムであって、前記ドライバ回路は、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備え、前記レシーバ回路は、前記差動信号線を介して差動信号を受信する差動レシーバと、前記ドライバ回路による前記第一固定差動信号の送出により前記差動信号線の電位の状態が第一状態になったことを検知する検知回路と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備える。
（ｋ）本発明の一実施形態に係る通信システムは、対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムであって、前記ドライバ回路は、データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備え、前記レシーバ回路は、前記差動信号線を介して差動信号を受信する差動レシーバと、前記ドライバ回路による前記第一固定差動信号の送出により前記差動信号線の電位の状態が第一状態になったことを検知する検知回路と、前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備える。
これにより、上述の通信システムは、ドライバ回路が、送信対象データを送る際の符号化伝送方式では発生しない第一固定差動信号を出力することにより、一定電位に保っていた差動信号線の電位の状態を変化させることで、レシーバ回路に対しパワーダウン状態から通常状態への切り換えタイミングを通知し、レシーバ回路がパワーダウン状態から通常状態へと遷移することができるため、電圧駆動型ドライバを含まない簡素化されたドライバ回路により、レシーバ回路がパワーダウン状態から通常状態へと切り換えるタイミングを通知する通信システムを実現できる。
本発明は、回路構成を複雑にすることなく、ドライバ回路とレシーバ回路との間で同期した確実なパワーダウン制御を行うドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法に適用でき、有用である。
１００ ホスト装置
１０１ ターゲット装置
１０２、１０３ 差動信号線
１０４ インターフェース回路
１０５ データ処理部
１０６、５００ ドライバ回路
１０７、６００、７００ レシーバ回路
１０８ 制御部
１０９ バックエンド部
２０１、５０１ 差動ドライバ
２０２、５０２ ドライバ制御部
３０１、６０１、７０１ 差動レシーバ
３０２ 振幅検知回路
３０３、６０３、７０３ レシーバ制御部
３０４ 振幅検知回路制御部
４０１ データ変換部
４０２ リンクコントローラ
４０３ 符号化部
４０４ パラレル／シリアル変換部
４０５ ＣＤＲ回路
４０６ シリアル／パラレル変換部
４０７ 復号化部
４０８ 発信器
４０９ ＰＬＬ回路
５０３ プルアップ抵抗
６０４ レベル検知回路制御部
１０１ ターゲット装置
１０２、１０３ 差動信号線
１０４ インターフェース回路
１０５ データ処理部
１０６、５００ ドライバ回路
１０７、６００、７００ レシーバ回路
１０８ 制御部
１０９ バックエンド部
２０１、５０１ 差動ドライバ
２０２、５０２ ドライバ制御部
３０１、６０１、７０１ 差動レシーバ
３０２ 振幅検知回路
３０３、６０３、７０３ レシーバ制御部
３０４ 振幅検知回路制御部
４０１ データ変換部
４０２ リンクコントローラ
４０３ 符号化部
４０４ パラレル／シリアル変換部
４０５ ＣＤＲ回路
４０６ シリアル／パラレル変換部
４０７ 復号化部
４０８ 発信器
４０９ ＰＬＬ回路
５０３ プルアップ抵抗
６０４ レベル検知回路制御部
Claims (12)
- 対をなす差動信号線を介してドライバ回路と接続されるレシーバ回路であって、
前記差動信号線を介して前記ドライバ回路から送られる所定の符号化伝送方式により符号化されたデータである差動信号を受信する差動レシーバと、
前記ドライバ回路による、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号の送出により、一定電位に保たれていた当該差動信号線の電位の状態が第一状態になったことを検知する検知回路と、
前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備えることを特徴とするレシーバ回路。 - 前記検知回路は、前記ドライバ回路が、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つものであって前記第一固定差動信号と異なる第二固定差動信号を送出したことにより、前記差動信号線の電位の状態が第二状態になったことを検知し、
前記検知回路が第二状態を検知したときに、前記レシーバ制御手段は、前記差動レシーバをイネーブルからディセーブルにすることを特徴とする請求項１に記載のレシーバ回路。 - 前記検知回路は、前記差動信号線対の差動振幅の大きさを検知し、
前記検知回路は、前記差動信号線対の差動振幅が所定の大きさに達したと判定することで、前記第一状態になったことを検知し、前記差動信号線対の差動振幅が０に近い大きさ以下になったと判定することで、前記第二状態になったことを検知することを特徴とする請求項２に記載のレシーバ回路。 - 更に、前記第一固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をディセーブルとし、前記第二固定差動信号を前記差動レシーバが受信したことに基づく信号を受け取ったときは、前記検知回路をイネーブルとする検知回路制御手段を備えることを特徴とする請求項３に記載のレシーバ回路。
- 前記検知回路は、前記差動信号線対の少なくとも一方の電位を検知し、
前記検知回路は、前記ドライバ回路による第一固定差動信号の出力により、前記差動信号線の電位が、データ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位より低い電位になったと判定することで、前記第一状態になったことを検知し、前記ドライバ回路による第二固定差動信号の出力により、差動信号線の電位がプルアップ電位に近い電位になったと判定することで、前記第二状態になったことを検知することを特徴とする請求項２に記載のレシーバ回路。 - 対をなす差動信号線を介してレシーバ回路と接続されるドライバ回路であって、
データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、
データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備えることを特徴とするドライバ回路。 - 前記ドライバ回路は、更に、データを伝送しない間は、差動ドライバをディセーブルとし、データを伝送する際には、差動ドライバをイネーブルとするドライバ制御手段を備え、
前記ドライバ制御手段が、前記差動ドライバをディセーブルする前に、
前記差動ドライバは、前記符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保ち、前記第一固定差動信号と異なる差動信号である第二固定差動信号を送出し、差動ドライバをディセーブルすることを特徴とする請求項６に記載のドライバ回路。 - 前記状態維持回路は、前記差動ドライバ内の回路の一部であり、前記差動ドライバに、データを伝送していないときは、データ伝送時の差動信号の振幅範囲内の電位で、前記差動信号線対を一定電位に維持させることを特徴とする請求項７に記載のドライバ回路。
- 前記状態維持回路は、前記差動ドライバに、データを伝送していないときは、前記差動信号線対を０Ｖに維持させることを特徴とする請求項８に記載のドライバ回路。
- 前記状態維持回路は、データを伝送していないときに、前記差動信号線対をデータ伝送時の差動信号の高い側の電位より高い電位であるプルアップ電位に維持するプルアップ抵抗であることを特徴とする請求項７に記載のドライバ回路。
- 対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムであって、
前記ドライバ回路は、
データを伝送しない間は、差動信号線対を一定電位に維持する状態維持回路と、
データを伝送する際には、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する差動ドライバとを備え、
前記レシーバ回路は、
前記差動信号線を介して差動信号を受信する差動レシーバと、
前記ドライバ回路による前記第一固定差動信号の送出により前記差動信号線の電位の状態が第一状態になったことを検知する検知回路と、
前記検知回路が第一状態を検知したときに、前記差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御手段とを備えることを特徴とする通信システム。 - 対をなす差動信号線を介して接続されるドライバ回路とレシーバ回路とを備える通信システムにおける制御方法であって、
データを伝送しない間は、前記ドライバ回路が、差動信号線対を一定電位に維持する状態維持ステップと、
データを伝送する際には、前記ドライバ回路が、所定の符号化伝送方式により符号化されたデータを差動信号として前記差動信号線対を介して送出するのに先行して、当該符号化伝送方式により定まる差動信号線の電位固定の最長期間よりも長い期間中、前記差動信号線対の各線を各々別の特定電位に保つ第一固定差動信号を送出する送出ステップと、
前記レシーバ回路が、前記差動信号線を介して差動信号を受信する受信ステップと、
前記レシーバ回路が、前記第一固定差動信号の送出により一定電位に保たれていた前記差動信号線の電位の状態が第一状態になったことを検知する検知ステップと、
前記レシーバ回路が、前記検知ステップが第一状態を検知したときに、前記受信ステップを行う差動レシーバをディセーブルからイネーブルへと切り換えるレシーバ制御ステップとを含むことを特徴とする制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011540402A JP5645272B2 (ja) | 2009-11-13 | 2010-11-01 | ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009259618 | 2009-11-13 | ||
| JP2009259618 | 2009-11-13 | ||
| JP2009264506 | 2009-11-20 | ||
| JP2009264506 | 2009-11-20 | ||
| JP2011540402A JP5645272B2 (ja) | 2009-11-13 | 2010-11-01 | ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 |
| PCT/JP2010/006430 WO2011058714A1 (ja) | 2009-11-13 | 2010-11-01 | ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2011058714A1 true JPWO2011058714A1 (ja) | 2013-03-28 |
| JP5645272B2 JP5645272B2 (ja) | 2014-12-24 |
Family
ID=43991388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011540402A Active JP5645272B2 (ja) | 2009-11-13 | 2010-11-01 | ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8548070B2 (ja) |
| EP (1) | EP2501088B1 (ja) |
| JP (1) | JP5645272B2 (ja) |
| CN (1) | CN102292950B (ja) |
| WO (1) | WO2011058714A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4956143B2 (ja) * | 2006-11-02 | 2012-06-20 | 株式会社東芝 | 半導体メモリカード、ホスト装置、及びデータ転送方法 |
| EP2501088B1 (en) * | 2009-11-13 | 2019-07-17 | Panasonic Intellectual Property Management Co., Ltd. | Driver circuit, receiver circuit, and method for controlling communication system including those circuits |
| CN102282815B (zh) * | 2009-11-13 | 2014-11-19 | 松下电器产业株式会社 | 接口电路以及接口系统 |
| JP5677206B2 (ja) * | 2011-06-13 | 2015-02-25 | ルネサスエレクトロニクス株式会社 | データ受信装置、半導体集積回路、およびデータ受信装置の制御方法 |
| MY169838A (en) * | 2011-12-28 | 2019-05-16 | Intel Corp | Power management for data ports |
| JP5860772B2 (ja) * | 2012-06-27 | 2016-02-16 | ルネサスエレクトロニクス株式会社 | 通信回路及び半導体装置 |
| US9691120B2 (en) * | 2012-09-04 | 2017-06-27 | Sharp Kabushiki Kaisha | Interface circuit and display device |
| TWI468066B (zh) * | 2012-10-02 | 2015-01-01 | Mstar Semiconductor Inc | 行動業界處理器介面之實體層接收器 |
| US9024665B2 (en) * | 2013-03-13 | 2015-05-05 | Intel Corporation | Transmitter with voltage and current mode drivers |
| US9374004B2 (en) * | 2013-06-28 | 2016-06-21 | Intel Corporation | I/O driver transmit swing control |
| JP6163930B2 (ja) * | 2013-07-18 | 2017-07-19 | 船井電機株式会社 | 信号伝送装置及び信号伝送方法 |
| TWI705666B (zh) * | 2015-06-15 | 2020-09-21 | 日商新力股份有限公司 | 傳送裝置、接收裝置、通信系統 |
| JP6470156B2 (ja) * | 2015-09-24 | 2019-02-13 | 株式会社Ｓｏｋｅｎ | 通信ノード |
| JP6790435B2 (ja) | 2016-04-20 | 2020-11-25 | ソニー株式会社 | 受信装置、送信装置、および通信システム、ならびに、信号受信方法、信号送信方法、および通信方法 |
| JP6460049B2 (ja) * | 2016-05-31 | 2019-01-30 | 株式会社デンソー | リンギング抑制回路 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3828204A (en) * | 1973-04-16 | 1974-08-06 | Hughes Aircraft Co | Sensitive pulse threshold detector |
| JPS59125144A (ja) * | 1982-12-30 | 1984-07-19 | ソニー株式会社 | デイジタル信号伝送方法 |
| JPH0846648A (ja) | 1994-07-29 | 1996-02-16 | Okuma Mach Works Ltd | 通信装置 |
| US6160851A (en) * | 1998-02-26 | 2000-12-12 | National Semiconductor Corporation | Line driver calibration circuit |
| US6278740B1 (en) * | 1998-11-19 | 2001-08-21 | Gates Technology | Multi-bit (2i+2)-wire differential coding of digital signals using differential comparators and majority logic |
| WO2002030076A1 (fr) * | 2000-10-05 | 2002-04-11 | Matsushita Electric Industrial Co., Ltd. | Emetteur de donnees numeriques |
| JP4517502B2 (ja) | 2000-12-12 | 2010-08-04 | ソニー株式会社 | Ｉｃカード、ｉｃカードシステムおよびデータ処理装置 |
| US7177418B2 (en) * | 2002-07-22 | 2007-02-13 | Texas Instruments Incorporated | Power efficient ADSL central office downstream class G power switch |
| WO2004100118A1 (ja) * | 2003-05-07 | 2004-11-18 | Toshiba Matsushita Display Technology Co., Ltd. | Ｅｌ表示装置およびその駆動方法 |
| JP3891185B2 (ja) * | 2003-09-05 | 2007-03-14 | セイコーエプソン株式会社 | レシーバ回路、インターフェース回路、及び電子機器 |
| JP3807406B2 (ja) * | 2003-09-05 | 2006-08-09 | セイコーエプソン株式会社 | データ転送制御装置及び電子機器 |
| JP3807407B2 (ja) * | 2003-09-05 | 2006-08-09 | セイコーエプソン株式会社 | トランスミッタ回路、レシーバ回路、インターフェース回路、及び電子機器 |
| EP1680904A1 (en) * | 2003-10-15 | 2006-07-19 | QUALCOMM Incorporated | High data rate interface |
| US7817727B2 (en) * | 2006-03-28 | 2010-10-19 | GlobalFoundries, Inc. | Hybrid output driver for high-speed communications interfaces |
| JP2008005114A (ja) * | 2006-06-21 | 2008-01-10 | Seiko Epson Corp | 受信装置および送受信システム |
| US7898295B1 (en) * | 2009-03-19 | 2011-03-01 | Pmc-Sierra, Inc. | Hot-pluggable differential signaling driver |
| EP2501088B1 (en) * | 2009-11-13 | 2019-07-17 | Panasonic Intellectual Property Management Co., Ltd. | Driver circuit, receiver circuit, and method for controlling communication system including those circuits |
-
2010
- 2010-11-01 EP EP10829682.3A patent/EP2501088B1/en active Active
- 2010-11-01 CN CN201080004938.0A patent/CN102292950B/zh not_active Expired - Fee Related
- 2010-11-01 WO PCT/JP2010/006430 patent/WO2011058714A1/ja active Application Filing
- 2010-11-01 US US13/143,233 patent/US8548070B2/en active Active
- 2010-11-01 JP JP2011540402A patent/JP5645272B2/ja active Active
-
2013
- 2013-08-20 US US13/971,058 patent/US8774319B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP2501088A1 (en) | 2012-09-19 |
| US8548070B2 (en) | 2013-10-01 |
| US20110268198A1 (en) | 2011-11-03 |
| US20130336428A1 (en) | 2013-12-19 |
| JP5645272B2 (ja) | 2014-12-24 |
| CN102292950B (zh) | 2014-12-03 |
| EP2501088A4 (en) | 2017-02-15 |
| CN102292950A (zh) | 2011-12-21 |
| US8774319B2 (en) | 2014-07-08 |
| EP2501088B1 (en) | 2019-07-17 |
| WO2011058714A1 (ja) | 2011-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5645272B2 (ja) | ドライバ回路、レシーバ回路及びそれらを含む通信システムの制御方法 | |
| US7953162B2 (en) | Use of differential pair as single-ended data paths to transport low speed data | |
| US7249271B2 (en) | Data transfer control device and electronic instrument | |
| US9148198B1 (en) | Programmable pre-emphasis circuit for MIPI C-PHY | |
| US8284848B2 (en) | Differential data transferring system and method using three level voltages | |
| KR100685664B1 (ko) | 호스트 및 클라이언트로 구성된 데이터 통신 시스템 및데이터 통신 시스템의 작동 방법 | |
| WO2005025163A1 (ja) | トランスミッタ回路、レシーバ回路、インターフェース回路、及び電子機器 | |
| US20080079466A1 (en) | Differential current driver and data transmission method | |
| JP2017516353A (ja) | 集積回路間（ｉ２ｃ）バス上でインバンドで追加情報を送信するための方法 | |
| US20060198482A1 (en) | Method and apparatus for maintaining a clock/data recovery circuit frequency during transmitter low power mode | |
| US11483184B2 (en) | Multi pulse amplitude modulation signaling decision feedback equalizer having power differentiating modes and tap-weight re-configuration | |
| US8432981B1 (en) | High frequency and idle communication signal state detection | |
| US7535257B2 (en) | Receiver circuit, interface circuit, and electronic instrument | |
| JP2019511868A (ja) | ３送信機多相システムに関するインテリジェント等化 | |
| US8391420B1 (en) | Low frequency communication signal state detection | |
| US8212589B2 (en) | Circuit, apparatus, and method for signal transfer | |
| US11874788B1 (en) | Transmitter architecture for high speed memory interfaces |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130315 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131210 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20140606 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140722 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140807 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140919 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141007 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20141009 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141030 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5645272 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |