JPS6342884B2 - - Google Patents
Info
- Publication number
- JPS6342884B2 JPS6342884B2 JP55119218A JP11921880A JPS6342884B2 JP S6342884 B2 JPS6342884 B2 JP S6342884B2 JP 55119218 A JP55119218 A JP 55119218A JP 11921880 A JP11921880 A JP 11921880A JP S6342884 B2 JPS6342884 B2 JP S6342884B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- capacitor
- weighting coefficient
- switch
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 60
- 238000005070 sampling Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- 238000007792 addition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、スイツチド・キヤパシタを用いた可
変減衰器に関するものである。
変減衰器に関するものである。
従来の可変減衰器は、固定減衰器の接続切換え
等により減衰量を変化させるものであり、例えば
0.5dB毎に０〜31.5dBの範囲で32種類の減衰量を
得る場合、第１図に示すように、0.5dB，1.0dB，
2.0dB，4.0dB，8.0dBの５種類の固定減衰器AT
１〜AT５をスイツチSW１〜SW１０を介して縦
続接続し、各固定減衰器AT１〜AT５のバイパ
ス用のスイツチSW１１〜SW１５を設け、スイ
ツチSW１〜SW１５の選択的制御により、０〜
31.5dBの範囲の所望の減衰量を得るものであつ
た。
等により減衰量を変化させるものであり、例えば
0.5dB毎に０〜31.5dBの範囲で32種類の減衰量を
得る場合、第１図に示すように、0.5dB，1.0dB，
2.0dB，4.0dB，8.0dBの５種類の固定減衰器AT
１〜AT５をスイツチSW１〜SW１０を介して縦
続接続し、各固定減衰器AT１〜AT５のバイパ
ス用のスイツチSW１１〜SW１５を設け、スイ
ツチSW１〜SW１５の選択的制御により、０〜
31.5dBの範囲の所望の減衰量を得るものであつ
た。
このような可変減衰器に於いては、スイツチ
SW１〜SW１５のオン抵抗及びオフ抵抗が減衰
量に影響を及ぼすので、高精度の可変減衰器を得
ることが容易でなく、特に集積回路化する場合、
スイツチの特性が理想状態とならないことにより
誤差が生じるものであつた。
SW１〜SW１５のオン抵抗及びオフ抵抗が減衰
量に影響を及ぼすので、高精度の可変減衰器を得
ることが容易でなく、特に集積回路化する場合、
スイツチの特性が理想状態とならないことにより
誤差が生じるものであつた。
又キヤパシタの容量比を用いて減衰量を決める
可変減衰器が提案されている（例えばG.L.
Baldwin et al “Ａ CMOS Digitally−
Controll Analog Attenuator for Voice Band
Signals.” Proc.ISCAS'77，第519頁〜第524頁
参照）。この可変減衰器の一例を第２図に示すも
ので、INは入力端子、OUTは出力端子、OPは
演算増幅器、SW２１〜SW２３はスイツチ、Ｃ
〜2K-2Ｃはキヤパシタである。入力信号Vinと出
力信号Voutとの関係は、 Vout／Vin＝NC／CT−NC ……(1) で表わされる。但し、Ｎ＝１，２，３，…2K-1，
CT＝2KＣ，Ｋは入力側の容量Ciの数であり、NC
はそのうちスイツチSW２３がスイツチSW２２
側（入力側）に接続されている容量の和であり、
残りは演算増幅器OPの出力端子側に接続される
容量となる。
可変減衰器が提案されている（例えばG.L.
Baldwin et al “Ａ CMOS Digitally−
Controll Analog Attenuator for Voice Band
Signals.” Proc.ISCAS'77，第519頁〜第524頁
参照）。この可変減衰器の一例を第２図に示すも
ので、INは入力端子、OUTは出力端子、OPは
演算増幅器、SW２１〜SW２３はスイツチ、Ｃ
〜2K-2Ｃはキヤパシタである。入力信号Vinと出
力信号Voutとの関係は、 Vout／Vin＝NC／CT−NC ……(1) で表わされる。但し、Ｎ＝１，２，３，…2K-1，
CT＝2KＣ，Ｋは入力側の容量Ciの数であり、NC
はそのうちスイツチSW２３がスイツチSW２２
側（入力側）に接続されている容量の和であり、
残りは演算増幅器OPの出力端子側に接続される
容量となる。
この可変減衰器に於いて、32種類の減衰量を得
るには、精度を考慮すると、Ｋ＝９程度必要とな
る。このとき実際に実現できる減衰量は29-1＝
256種類であるが、その中の32種類を使用するこ
とになる。又最小容量と最大容量との比は28＝
256であり、最大容量を32pFとすると、最小容量
は0.125pFとなり、集積回路化する場合、このよ
うな容量比で微小容量を高精度で実現するのは非
常に困難である。
るには、精度を考慮すると、Ｋ＝９程度必要とな
る。このとき実際に実現できる減衰量は29-1＝
256種類であるが、その中の32種類を使用するこ
とになる。又最小容量と最大容量との比は28＝
256であり、最大容量を32pFとすると、最小容量
は0.125pFとなり、集積回路化する場合、このよ
うな容量比で微小容量を高精度で実現するのは非
常に困難である。
本発明は、多数種類の減衰量を得る為のキヤパ
シタの個数が少なく、且つ容量比も小さくて済
み、集積回路化が容易な可変減衰器を提供するこ
とを目的とするものである。以下実施例について
詳細に説明する。
シタの個数が少なく、且つ容量比も小さくて済
み、集積回路化が容易な可変減衰器を提供するこ
とを目的とするものである。以下実施例について
詳細に説明する。
第３図は本発明の一実施例の回路図であり、Ｑ
１〜Ｑ８はMOSトランジスタにより構成された
スイツチ、WTは２進数の重み係数を任意に設定
し得る重み係数回路、OPAは演算増幅器、Ｃ１
はサンプリング用キヤパシタ、Ｃ２は電荷分割用
キヤパシタ、CBは積分用キヤパシタ、INは入力
端子、OUTは出力端子であり、パルスφ1はサン
プリングパルスφSの周期TSの１／ｎの周期T1で
スイツチＱ２に加えられ、キヤパシタＣ１の電荷
をキヤパシタＣ２に分割するものである。又重み
係数回路WTは、設定された重み係数に従つて２
進数の上位ビツトから電荷分割動作毎にパルス
φD，φ′DをスイツチＱ３，Ｑ４に加えるもので、
読出専用メモリ（ROM）又はスイツチ等により
構成することができる。
１〜Ｑ８はMOSトランジスタにより構成された
スイツチ、WTは２進数の重み係数を任意に設定
し得る重み係数回路、OPAは演算増幅器、Ｃ１
はサンプリング用キヤパシタ、Ｃ２は電荷分割用
キヤパシタ、CBは積分用キヤパシタ、INは入力
端子、OUTは出力端子であり、パルスφ1はサン
プリングパルスφSの周期TSの１／ｎの周期T1で
スイツチＱ２に加えられ、キヤパシタＣ１の電荷
をキヤパシタＣ２に分割するものである。又重み
係数回路WTは、設定された重み係数に従つて２
進数の上位ビツトから電荷分割動作毎にパルス
φD，φ′DをスイツチＱ３，Ｑ４に加えるもので、
読出専用メモリ（ROM）又はスイツチ等により
構成することができる。
第４図は動作説明図であり、ｎ＝８とした場合
についてのもので、キヤパシタＣ１，Ｃ２の容量
を等しくしたとき、入力信号をパルスφSのタイミ
ングでキヤパシタＣ１にサンプリングし、その充
電電荷を１とすると、パルスφ1によりスイツチ
Ｑ２を介してキヤパシタＣ１，Ｃ２が並列に接続
されたとき、電荷は1/2に分割される。そして重
み係数回路WTに８ビツトの重み係数がオール
“１”として設定されているとすると、パルスφ′D
は“０”であるが、パルスφDは電荷分割動作後
に“１”となり、キヤパシタＣ２の1/2の電荷が
積分用キヤパシタCBに転送される。この転送動
作後はキヤパシタＣ２の電荷は零にされる。
についてのもので、キヤパシタＣ１，Ｃ２の容量
を等しくしたとき、入力信号をパルスφSのタイミ
ングでキヤパシタＣ１にサンプリングし、その充
電電荷を１とすると、パルスφ1によりスイツチ
Ｑ２を介してキヤパシタＣ１，Ｃ２が並列に接続
されたとき、電荷は1/2に分割される。そして重
み係数回路WTに８ビツトの重み係数がオール
“１”として設定されているとすると、パルスφ′D
は“０”であるが、パルスφDは電荷分割動作後
に“１”となり、キヤパシタＣ２の1/2の電荷が
積分用キヤパシタCBに転送される。この転送動
作後はキヤパシタＣ２の電荷は零にされる。
次のパルスφ1のタイミングでキヤパシタＣ１，
Ｃ２が並列に接続されると、キヤパシタＣ１の電
荷は先の分割動作により1/2になつているので、
キヤパシタＣ１，Ｃ２の電荷はそれぞれ1/4にな
る。そしてパルスφDによりキヤパシタＣ２の1/4
の電荷が積分用キヤパシタCBに転送される。以
下同様にしてキヤパシタＣ１，Ｃ２の電荷は1/8，
1/16，…1/256となる。即ち電荷分割動作毎に電
荷は1/2となり、重み係数に従つて積分用キヤパ
シタCBに転送され、第４図のVoutで示すよう
に、増加し、８ビツト目に1/256とキヤパシタＣ
３を介した帰還電荷とが同時に積分用キヤパシタ
CBに入力され、全体の回路で決まる所定の振幅
となる。
Ｃ２が並列に接続されると、キヤパシタＣ１の電
荷は先の分割動作により1/2になつているので、
キヤパシタＣ１，Ｃ２の電荷はそれぞれ1/4にな
る。そしてパルスφDによりキヤパシタＣ２の1/4
の電荷が積分用キヤパシタCBに転送される。以
下同様にしてキヤパシタＣ１，Ｃ２の電荷は1/8，
1/16，…1/256となる。即ち電荷分割動作毎に電
荷は1/2となり、重み係数に従つて積分用キヤパ
シタCBに転送され、第４図のVoutで示すよう
に、増加し、８ビツト目に1/256とキヤパシタＣ
３を介した帰還電荷とが同時に積分用キヤパシタ
CBに入力され、全体の回路で決まる所定の振幅
となる。
又重み係数が“00000010”であれば、上位から
７ビツト目に相当するパルスφDが“１”となり、
他のビツトに相当するパルスφDは“０”で、パ
ルスφ′Dは“１”となり、積分用キヤパシタCBに
は1/128の電荷が転送されることになる。そして
パルスφ′Dが“１”のとき、キヤパシタＣ２の電
荷はスイツチＱ４を介してアースに放電される。
７ビツト目に相当するパルスφDが“１”となり、
他のビツトに相当するパルスφDは“０”で、パ
ルスφ′Dは“１”となり、積分用キヤパシタCBに
は1/128の電荷が転送されることになる。そして
パルスφ′Dが“１”のとき、キヤパシタＣ２の電
荷はスイツチＱ４を介してアースに放電される。
第５図は第３図の等価回路を示し、入力信号Ｘ
と出力信号Ｙとは次式の関係となる。
と出力信号Ｙとは次式の関係となる。
Ｙ／Ｘ＝−kC1／C3・Z-1／１＋CB／C3（１−Z-1）
……(2) 但しZ-1＝e-j〓Ts，ω＝角周波数、ｋは2-1，
2-2，2-3，…2-8の組合せによつて作られる係数
であり、256の離散値となる。
……(2) 但しZ-1＝e-j〓Ts，ω＝角周波数、ｋは2-1，
2-2，2-3，…2-8の組合せによつて作られる係数
であり、256の離散値となる。
前述の(2)式から判るようにkC１／Ｃ３が回路
の損失を決めており、重み係数を８ビツトとして
８回の電荷分割動作を行なうことにより、256種
類の減衰量を得ることができる。なお(2)式の第２
項の分母は、減衰量に周波数特性があることを示
しているが、サンプリング周波数S＝１／TSを信
号周波数に比較して充分大きく選定すれば（Z-1
１）、周波数特性については殆んど無視できる
ものとなる。
の損失を決めており、重み係数を８ビツトとして
８回の電荷分割動作を行なうことにより、256種
類の減衰量を得ることができる。なお(2)式の第２
項の分母は、減衰量に周波数特性があることを示
しているが、サンプリング周波数S＝１／TSを信
号周波数に比較して充分大きく選定すれば（Z-1
１）、周波数特性については殆んど無視できる
ものとなる。
前述の実施例はキヤパシタＣ１，Ｃ２の容量を
等しくした場合についてのものであるが、キヤパ
シタＣ１，Ｃ２の容量を異ならせることにより重
み係数を非線形化することができる。例えばキヤ
パシタＣ１，Ｃ２の容量をＣ１／Ｃ２＝１／２に
した場合、重み係数を２／３，１／３×２／３，（１／
３）2× ２／３，（１／３）3×２／３，（１／３）4×２／３，
（１／３）5×２／３， （１／３）6×２／３，（１／３）7×２／３の８個の組
合せによる 256種類に設定することができる。この場合、最
小値は（１／３）7×２／３＝0.000305となり、（１／
２）11.6 に等しくなる。即ち８回の電荷分割動作により、
キヤパシタＣ１，Ｃ２の容量を等しくしたときの
11.6回の電荷分割動作に相当する最小値が得られ
ることになり、値の小さい重み係数を設定できる
と共に、高速化が図れることになる。
等しくした場合についてのものであるが、キヤパ
シタＣ１，Ｃ２の容量を異ならせることにより重
み係数を非線形化することができる。例えばキヤ
パシタＣ１，Ｃ２の容量をＣ１／Ｃ２＝１／２に
した場合、重み係数を２／３，１／３×２／３，（１／
３）2× ２／３，（１／３）3×２／３，（１／３）4×２／３，
（１／３）5×２／３， （１／３）6×２／３，（１／３）7×２／３の８個の組
合せによる 256種類に設定することができる。この場合、最
小値は（１／３）7×２／３＝0.000305となり、（１／
２）11.6 に等しくなる。即ち８回の電荷分割動作により、
キヤパシタＣ１，Ｃ２の容量を等しくしたときの
11.6回の電荷分割動作に相当する最小値が得られ
ることになり、値の小さい重み係数を設定できる
と共に、高速化が図れることになる。
第６図は本発明の他の実施例の回路図であり、
第３図と同一符号は同一部分を示し、Ｃ１１，Ｃ
１２，Ｃ１３はキヤパシタ、Ｑ１１〜Ｑ１７は
MOSトランジスタからなるスイツチである。又
スイツチを動作させるパルスφS，S，φ1，φD，
φ′Dは第４図に示すタイミングと同様のものであ
る。この可変減衰器は、帰還用キヤパシタＣ１３
についてのスイツチの構成が第３図の実施例に比
較して簡単となり、又サンプリング用キヤパシタ
Ｃ１１の極性を反転して電荷分割用キヤパシタＣ
１２に電荷を分割する構成となつている。
第３図と同一符号は同一部分を示し、Ｃ１１，Ｃ
１２，Ｃ１３はキヤパシタ、Ｑ１１〜Ｑ１７は
MOSトランジスタからなるスイツチである。又
スイツチを動作させるパルスφS，S，φ1，φD，
φ′Dは第４図に示すタイミングと同様のものであ
る。この可変減衰器は、帰還用キヤパシタＣ１３
についてのスイツチの構成が第３図の実施例に比
較して簡単となり、又サンプリング用キヤパシタ
Ｃ１１の極性を反転して電荷分割用キヤパシタＣ
１２に電荷を分割する構成となつている。
入力信号Ｘと出力信号Ｙとの関係は、
Ｙ／Ｘ＝kC1／C3・１／１＋CB／C3（Ｚ−１）……(
3) で表わされ、ｋは(2)式とと同様に重み係数によつ
て決まる離散値である。この(3)式から判るよう
に、CB／C3＝１になるようにキヤパシタCB，
Ｃ３の容量を選定すれば、右辺第２項の分母はＺ
＝ej〓Tsのみとなり、位相変化を与えるだけで振幅
には影響を与えないものとなる。従つて減衰量の
周波数特性がなくなり、純抵抗による減衰器と同
様に使用することができることになる。
3) で表わされ、ｋは(2)式とと同様に重み係数によつ
て決まる離散値である。この(3)式から判るよう
に、CB／C3＝１になるようにキヤパシタCB，
Ｃ３の容量を選定すれば、右辺第２項の分母はＺ
＝ej〓Tsのみとなり、位相変化を与えるだけで振幅
には影響を与えないものとなる。従つて減衰量の
周波数特性がなくなり、純抵抗による減衰器と同
様に使用することができることになる。
以上説明したように、本発明は、サンプリング
用キヤパシタＣ１，Ｃ１１と、電荷分割用キヤパ
シタＣ２，Ｃ１２と、積分用キヤパシタCBと帰
還用キヤパシタＣ３，Ｃ１３とのキヤパシタと、
演算増幅器OPA、重み係数回路WT、スイツチ
Ｑ１〜Ｑ８，Ｑ１１〜Ｑ１８とにより構成され、
重み係数は２進数で設定して、サンプリング周期
TSより短い周期T1毎に、サンプリング用キヤパ
シタの電荷を電荷分割用キヤパシタに分割し、分
割した電荷を積分用キヤパシタCBに転送するか
アースに放電するかを重み係数に従つてスイツチ
Ｑ３，Ｑ１５，Ｑ４，Ｑ１６により制御するもの
であり、多数種類の減衰量を得る為にキヤパシタ
を多数設ける必要はなく、電荷の分割回数を増加
すれば良いだけであり、従つて集積回路化が容易
となる。
用キヤパシタＣ１，Ｃ１１と、電荷分割用キヤパ
シタＣ２，Ｃ１２と、積分用キヤパシタCBと帰
還用キヤパシタＣ３，Ｃ１３とのキヤパシタと、
演算増幅器OPA、重み係数回路WT、スイツチ
Ｑ１〜Ｑ８，Ｑ１１〜Ｑ１８とにより構成され、
重み係数は２進数で設定して、サンプリング周期
TSより短い周期T1毎に、サンプリング用キヤパ
シタの電荷を電荷分割用キヤパシタに分割し、分
割した電荷を積分用キヤパシタCBに転送するか
アースに放電するかを重み係数に従つてスイツチ
Ｑ３，Ｑ１５，Ｑ４，Ｑ１６により制御するもの
であり、多数種類の減衰量を得る為にキヤパシタ
を多数設ける必要はなく、電荷の分割回数を増加
すれば良いだけであり、従つて集積回路化が容易
となる。
又サンプリング用キヤパシタと電荷分割用キヤ
パシタとの容量を異なるようにすれば、重み係数
を非線形化することができ、例えば減衰量の小さ
い範囲では減衰量の間隔を粗に、又減衰量の大き
い範囲では、減衰量の間隔を密にすることができ
る。又サンプリング用キヤパシタと電荷分割用キ
ヤパシタとを多数組設ければ、電荷分割動作回数
を少なくしても、多数種類の分割電荷を得ること
ができる。その他本発明は種々付加変更し得るも
のである。
パシタとの容量を異なるようにすれば、重み係数
を非線形化することができ、例えば減衰量の小さ
い範囲では減衰量の間隔を粗に、又減衰量の大き
い範囲では、減衰量の間隔を密にすることができ
る。又サンプリング用キヤパシタと電荷分割用キ
ヤパシタとを多数組設ければ、電荷分割動作回数
を少なくしても、多数種類の分割電荷を得ること
ができる。その他本発明は種々付加変更し得るも
のである。
第１図は固定減衰器を組合せた従来の可変減衰
器のブロツク線図、第２図はキヤパシタと演算増
幅器とを用いた従来の可変減衰器、第３図は本発
明の一実施例の可変減衰器、第４図は第３図の動
作説明図、第５図は第３図の等価回路、第６図は
本発明の他の実施例の可変減衰器を示す。 WTは重み係数回路、OPAは演算増幅器、Ｑ
１〜Ｑ８，Ｑ１１〜Ｑ１８はMOSトランジスタ
からなるスイツチ、Ｃ１，Ｃ１１はサンプリング
用キヤパシタ、Ｃ２，Ｃ１２は電荷分割用キヤパ
シタ、Ｃ３，Ｃ１３は帰還用キヤパシタ、CBは
積分用キヤパシタである。
器のブロツク線図、第２図はキヤパシタと演算増
幅器とを用いた従来の可変減衰器、第３図は本発
明の一実施例の可変減衰器、第４図は第３図の動
作説明図、第５図は第３図の等価回路、第６図は
本発明の他の実施例の可変減衰器を示す。 WTは重み係数回路、OPAは演算増幅器、Ｑ
１〜Ｑ８，Ｑ１１〜Ｑ１８はMOSトランジスタ
からなるスイツチ、Ｃ１，Ｃ１１はサンプリング
用キヤパシタ、Ｃ２，Ｃ１２は電荷分割用キヤパ
シタ、Ｃ３，Ｃ１３は帰還用キヤパシタ、CBは
積分用キヤパシタである。
Claims (1)
- 【特許請求の範囲】 １ 入力端子にスイツチを介して接続されたサン
プリング用キヤパシタと、 該サンプリング用キヤパシタにスイツチを介し
て接続され、該サンプリング用キヤパシタの電荷
をサンプリング周期より短い周期毎に分割する電
荷分割用キヤパシタと、 演算増幅器の負入力端子と出力端子との間に接
続した積分用キヤパシタと、 前記演算増幅器の負入力端子と出力端子との間
にスイツチを介して接続した帰還用キヤパシタ
と、 減衰量を決める２進数で重み係数を設定する重
み係数回路と、 該重み係数回路に設定された重み係数に従つて
前記周期毎に電荷分割用キヤパシタの電荷を前記
積分用キヤパシタに転送するか又はアースに放電
するかを電荷分割毎に制御するスイツチとを備
え、 前記積分用キヤパシタに蓄積する電荷量を前記
重み係数に基づいて可変としたことを特徴とする
可変減衰器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11921880A JPS5744319A (en) | 1980-08-29 | 1980-08-29 | Variable attenuator |
| US06/292,275 US4468749A (en) | 1980-08-20 | 1981-08-12 | Adjustable attenuator circuit |
| DE8181303768T DE3167708D1 (en) | 1980-08-20 | 1981-08-19 | Adjustable attenuator circuit |
| EP81303768A EP0047098B1 (en) | 1980-08-20 | 1981-08-19 | Adjustable attenuator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11921880A JPS5744319A (en) | 1980-08-29 | 1980-08-29 | Variable attenuator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5744319A JPS5744319A (en) | 1982-03-12 |
| JPS6342884B2 true JPS6342884B2 (ja) | 1988-08-26 |
Family
ID=14755873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11921880A Granted JPS5744319A (en) | 1980-08-20 | 1980-08-29 | Variable attenuator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5744319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01113171U (ja) * | 1988-01-25 | 1989-07-31 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666652B2 (ja) * | 1985-05-27 | 1994-08-24 | 株式会社日立製作所 | 電圧制御発振器 |
| JPS63299406A (ja) * | 1987-05-29 | 1988-12-06 | Asahi Kasei Micro Syst Kk | スイッチト・キャパシタ・フィルタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538797A (en) * | 1978-09-08 | 1980-03-18 | American Micro Syst | Electronic filter |
| JPS5591227A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Switched capacitor filter |
| JPS55104114A (en) * | 1979-02-02 | 1980-08-09 | Thomson Csf | Sampling filter |
-
1980
- 1980-08-29 JP JP11921880A patent/JPS5744319A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538797A (en) * | 1978-09-08 | 1980-03-18 | American Micro Syst | Electronic filter |
| JPS5591227A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Switched capacitor filter |
| JPS55104114A (en) * | 1979-02-02 | 1980-08-09 | Thomson Csf | Sampling filter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01113171U (ja) * | 1988-01-25 | 1989-07-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5744319A (en) | 1982-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4835482A (en) | Semiconductor integrated circuit forming a switched capacitor filter | |
| US4129863A (en) | Weighted capacitor analog/digital converting apparatus and method | |
| US4468749A (en) | Adjustable attenuator circuit | |
| USRE35494E (en) | Integrated active low-pass filter of the first order | |
| AU2237592A (en) | Reversible analog to digital converter (adc-dac) with analog and digital signal processing and encoding functions | |
| US5331218A (en) | Switched-capacitor notch filter with programmable notch width and depth | |
| GB2189102A (en) | Multiplexed capacitor method and circuitry | |
| US5341050A (en) | Switched capacitor amplifier circuit operating without serially coupled amplifiers | |
| US4338571A (en) | Low sensitivity switched-capacitor ladder filter using monolithic MOS chip | |
| US4306197A (en) | Switched-capacitor elliptic filter | |
| EP0015343A1 (en) | Switched capaciter filter and method of making same | |
| JPS6342884B2 (ja) | ||
| US5220219A (en) | Electronically controlled variable gain amplifier | |
| JPH088465B2 (ja) | スイッチトキャパシタ回路 | |
| JPH05114836A (ja) | 集積フイルタ回路及びその調整方法 | |
| JPS62173809A (ja) | 増幅装置 | |
| EP0322379B1 (en) | Integrated active low-pass filter of the first order | |
| EP0199631A2 (en) | Method of configuring N-TH degree switched capacitor filter | |
| JPS6210442B2 (ja) | ||
| JPS6243563B2 (ja) | ||
| JPS61145918A (ja) | 電子ボリユ−ム回路 | |
| JPH03232310A (ja) | 可変利得増幅器、ケーブル線路等化器および疑似ケーブル線路 | |
| JP3174608B2 (ja) | 直線補間方式 | |
| JPH0127603B2 (ja) | ||
| JPS6017257B2 (ja) | ステップ発生器 |