KR100292213B1 - 회로 영역이 축소된 디지탈 적분기 및 아날로그 대 디지탈 변환기 - Google Patents

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Abstract

디지탈 적분기(22)는 단지 한개의 가산기(51)를 가진 십진기에 대해 2 개 스테이지 적분을 실행함으로써 회로 영역 및 전력소비를 감소시킨다. Z-영역에서 2 개 스테이지 적분기의 전달함수는 H(z) = (1/(1 - z-1))2와 같이 표현될 수 있다. 확대된 전달함수는 H(z) = (1/(1 - 2z-1+ z-2))와 같이 표현될 수 있다. 역 Z-변환은 y[n] = x[n] + 2y[n - 1] - y[n - 2] 식을 산출하는데, 이러한 식은 단일 가산기(51) 및 2 개의 지연부(52,55 및 54)로써 실행될 수 있다. 한가지 실시예에서, 3 개 스테이지 적분기(22)는 2 개 스테이지 적분기 요구된 합과 상기 가산기 회로(91) 내에 한 개 스테이지 적분에 요구된 합을 시간에 대해 멀티플렉싱 함으로써 단일 가산기 회로 (91)내에서 또한 실행될 수 있다.

Description

회로 영역이 축소된 디지탈 적분기 및 아날로그 대 디지탈 변환기
제1도는 본 발명에 따른 적분기를 이용하는 아날로그 대 디지탈 변환기(ADC)에 대한 블럭도.
제2도는 선행기술에 공지된 첫번째의 3 개 스테이지 적분기에 대한 블럭도.
제3도는 선행기술에 공지된 두번째의 3 개 스테이지 적분기에 대한 블럭도.
제4도는 제1도의 3 개 스테이지 적분기에 대한 블럭도.
제5도는 제4도의 3 개 스테이지 적분기의 한 실시예에 대한 블럭도.
제6도는 제5도의 적분 셀(Cell)에 대한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
20 : 아날로그 대 디지탈 변환기 22 : 디지탈 적분기
23 : 미분기 26 : 가산장치
[본 발명의 분야]
본 발명은 통상적인 신호 처리기(signal processor)에 관한 것으로써, 특히 디지탈 적분기에 관한 것이다.
[본 발명의 배경]
시그마-델타(sigma-delta) 데이타 변환기는 정확하게 정합된 성분보다 오히려 정확한 시간에 의존하기 때문에 많이 이용되고, 따라서 집적회로 형태로 제조하기 용이하다. 상기 시그마-델타 기술은 아날로그 대 디지탈 변환기(analog-to-digital converters)(ADCs) 및 디지탈 대 아날로그 변환기(digital-to-analog converters)(DACs)에 통상 이용된다. ADC 에 대한 1 계 시그마-델타 변조기는 피드백(feedback) 신호를 수신된 아날로그 입력 신호로부터 감산하여 에러신호를 제공한다. 상기 에러신호는 적분되고, 상기 적분된 에러신호는 양자기에 입력된다. 상기 양자기는 상기 적분된 에러신호를 유한수의 상태들 중 한 개로 분해하여 상기 ADC 의 시그마-델타 변조기의 출력에 제공한다.
이러한 변조기 출력은 피드백 신호를 제공하는 출력 즉 피드백 DAC 의 입력에 제공된다. 상기 양자기의 디지탈 출력은 아날로그 신호의 레벨에 비례하는 밀도를 가진다. 그러나, 십진기(decimator)는 상기 디지탈 출력 코드를 출력쪽에 구성하여 상기 시그마-델타 변조기가 저지대역(stopband)에서 증가시키는 양자화 잡음을 감쇠시키기 위하여 필요시된다.
1 비트 양자기들은 시그마-델타 변조기의 출력을 단일 비트 흐름(stream)으로 만들때 통상 이용된다. 그러나 다중 비트 양자기도 종종 이용된다. 2 계 시그마-델타 변조기는 또한 1 계 변조기의 위치에서 통상적으로 이용된다. 상기 2 계 변조기는 양자기에서 양자화하기전에 2 개의 적분 및 피드백 정정 단계를 구비하므로 1 계 변조기와 다르다.
상기 십진기는 보다 낮은 클럭(lock)율에서 다중 비트 디지탈 데이타 흐름을 발생시키기 위해 상기 양자기의 출력을 적분해야 한다. 예컨데, 단일 비트 변조기는 10 메가헤르츠 (MHz)에서 디지탈 펄스 흐름을 제공할수 있지만, 상기 ADC 는 거의 80 킬로헤르츠(KHz)에서 출력 샘플 흐름을 제공하기 위하여 상기 디지탈 출력 코드를 128 : 1 의 요인만큼씩 십진화 할 수 있다. 시그마-델타 ADC 설계에서 공지된 실용적인 방법은 적분기가 변조기의 계수보다 큰 1 개 이상의 스테이지를 가지기 위해서이다. 예컨데, 3 개 스테이지의 적분기는 2 계 변조기가 저지대역에서 양호한 감쇠를 이루기에 적당하다.
실제의 문제점은 집적회로 형태에서 시그마-델타 ADC 를 실행할때 일어난다. 공지된 집적회로 ADCs 에서 상기 변조기보다 오히려 디지탈 적분기는 넓은 회로 영역을 차지한다. 이러한 관계는 디지탈 적분기가 실행되는 도중에 일어난다. 각 적분기 스테이지는 디지탈 입력신호를 사전(지연된)합계와 가산하여 현재 합계를 제공한다.
상기 합산 기능을 실행하기 위하여, 공지된 적분기 스테이지는 특정 스테이지의 출력에 대한 비트 길이와 동일한 최대수의 전가산기를 포함하며 이용된 가산기의 유형에 따라 더욱 필요할 것이다. 각각의 전가산기는 논리 방정식을 실행하기 위해서 많은 논리 게이트가 필요하다. 이와 반대로, 지연함수는 비트마다 한 개의 플립 플롭만 필요하며, 상기 변조기는 한개의 DAC 및 소규모의 아날로그 회로를 구비하여 실행될 수 있다.
디지탈 적분기의 크기 축소는 ADC 에 대한 전체 크기의 비용절감에 커다란 영향을 끼칠 것이다.
[본 발명의 요약]
따라서, 한가지 유형으로써, 가산기부와 제 1 및 제 2 지연부를 구비하고 축소된 회로 영역을 가진 디지탈 적분기가 제공된다. 상기 가산기부는 제 1 입력부에서 각각의 클럭 사이클동안 한번씩 적분된 입력신호를 수신하여, 상기 가산기부의 제 2 및 제 3 입력과 입력 비트 흐름을 가산하여 가산기부의 출력을 제공한다. 상기 제 1 지연부는 상기 가산기부에 결합되어, 제 1 지연된 신호를 제공하기 위해 클럭의 한 사이클 동안 가산기부의 출력을 지연시켜, 상기 가산기부의 제 3 입력을 제공하기 위하여 제 1 지연된 신호를 2 만큼씩 곱한다.
상기 제 2 지연부는 제 1 지연부 및 가산기부에 결합되어, 제 2 지연된 신호를 제공하기 위해 클럭의 한 사이클동안 제 1 지연된 신호를 지연시키고, 상기 가산기부의 제 2 입력을 제공하기 위해 상기 제 2 지연된 신호를 -1 만큼씩 곱한다.
다른 유형으로써, 시그마-델타 변조기 및 디지탈 적분기를 구비하는 A/D 변환기가 제공된다. 상기 시그마-델타 변조기는 입력단자와 출력단자를 가지고 있는데, 상기 입력단자는 아날로그 신호를 수신하고, 출력단자는 클럭의 각 사이클동안 한번씩 제 1 디지탈 신호를 제공한다. 상기 제 1 디지탈 신호는 아날로그 신호의 샘플된 값에 비례하는 밀도를 가진다. 상기 디지탈 적분기는 입력단자와 출력단자를 가지는데, 입력단자는 제 1 디지탈 신호를 수신하고, 출력단자는 제 2 디지탈 신호를 제공한다. 상기 디지탈 적분기는 가산기부, 제 1 지연부 및 제 2 지연부를 구비한다. 상기 가산기부는 그것의 제 2 및 제 3 입력과 제 1 디지탈 신호의 가산에 응답하여 가산기부의 출력을 제공한다. 상기 제 1 지연부는 상기 가산기부에 결합되어, 제 1 지연된 신호를 제공하기 위하여 클럭의 한 사이클동안 가산기부의 출력을 지연시키고, 상기 가산기부의 제 3 입력을 제공하기 위하여 상기 제 1 지연된 신호를 2 만큼씩 곱한다. 상기 제 2 지연부는 상기 제 1 지연부 및 가산기부에 결합되어, 제 2 지연된 신호를 발생시키기 위하여 상기 클럭의 한 사이클동안 상기 제 1 지연된 신호를 지연시키고, 상기 가산기부의 제 2 입력을 제공하기 위하여 상기 제 2 지연된 신호를 반전시킨다. 상기 디지탈 적분기는 상기 가산기부, 상기 제 1 지연된 신호 및 제 2 지연된 신호의 출력 중 소정의 한개에 응답하여 제 2 디지탈 신호를 제공한다.
여러가지 특징 및 장점은 첨부한 도면과 결합된 다음의 상세한 설명으로 부터 더욱 명백히 이해될 것이다.
[바람직한 실시예에 대한 상세한 설명]
제1도는 본 발명에 따른 디지탈 적분기(22)를 이용하는 A/D 변환기(ADC)(20)의 블럭도를 도시한다. ADC (20)는 시그마 -델타 변조기 중심부(21) 및 미분기(23)를 또한 포함한다.
시그마-델타 변조기 중심부(21)는 입력 및 출력을 가지는데, 상기 입력은 “AIN”으로 표시된 아날로그 입력신호를 수신하고, 상기 출력은 “X[n]으로 표시된 1 비트 출력을 적분기(22)의 입력에 제공한다. 시그마-델타 변조기(21)는 통상의 2 계 시그마-델타 변조기이고, 입력신호의 아날로그값에 상당하는 밀도를 가지는 단일 비트 흐름(stream) 출력을 제공한다.
적분기(22)는 x[n]를 수신하여, 응답에서, “INTEG (21:0)”으로 표시된 22비트 디지탈 출력신호를 제공한다. 미분기(23)는 INTEG (21:0)을 수신하여 상기 디지탈 출력 코드를 나타내는 출력을 제공한다.
시그마-델타 변조기(21)는 가산장치(24), 적분기(25), 가산장치(26), 적분기(27), 양자기(28) 및 A/D 변환기(DAC) (29)를 구비한다. 가산장치(24)가 가산할때 AIN을 수신하는 양의 입력, 음의 입력 및 출력을 가진다. 적분기(25)는 입력과 출력을 가지는데, 상기 입력은 가산장치(24)의 출력에 접속된다.
가산장치(26)를 가산할때 적분기(25)의 출력에 접속되는 양의 입력, 음의 입력 및 출력을 가진다. 적분기(27)는 입력과 출력을 가지는데, 상기 입력은 가산장치(26)의 출력에 접속된다.
양자기(28)는 입력과 출력을 가지는데, 상기 입력은 적분기(27)의 출력에 접속되고, 상기 출력은 신호 x[n]을 제공한다.
상기 예시된 실시예에서, 양자기(28)는 단일 비트 출력 흐름 같이 x[n]를 제공하는 1 비트 양자기이다. DAC (29)는 입력과 출력을 구비하는데, 상기 입력은 신호 x[n]을 수신하는 양자기(28)의 출력에 접속되고, 상기 출력은 가산장치(24 및 26)의 음의 입력단자에 접속된다.
통상적으로, 상기 변조기의 계수보다 1 만큼 큰 다수의 적분기 스테이지를 만드는 것이 적당하다. 따라서, 적분기(22)는 3 개 스테이지 적분기이다. 변조기(21)는 10MHz 에서 신호 x[n]을 제공하고, 적분기(22)는 10MHz 에서 또한 신호 INTEG (21:0)를 제공하기 위하여 신호 x[n]을 적분한다.
미분기(23)는 거의 80KHz 에서 출력을 제공하기 위해 128:1 십진비로 실행한다. 그러나, 다른 십진비도 또한 가능하다.
동시에, 적분기(22) 및 미분기(23)는 순차 적분 조합(cascaded integrated comb)(CIC) 필터를 형성한다. 미분기(23)는 80KHz 클럭의 연속주기 동안 INTEG (21:0)를 샘플하여, INTEG (21:0)의 현재값과 이전값 사이에 차로써 출력을 제공한다. 미분기(23)는 3 개의 스테이지를 가지며, 출력을 기억하는 레지스터 (도시 되지 않음)를 구비한다. 그러나, 다른 실시예에서, 적분기(22)의 마지막 스테이지는 상기 적분된 값을 축적하여 80KHz 비에서 리셋(reset)되고, 따라서 제1 미분 스테이지를 제거한다.
제2도는 선행기술에 공지된 첫번째의 3 개 스테이지를 가진 적분기(30)의 블럭도 형태를 도시한다. 적분기(30)는 가산장치(31 내지 33) 및 지연소자(35 내지 37)를 구비한다.
가산 장치(31)는 신호 x[n]를 수신하는 제 1 양의 입력, 제 2 양의 입력 및 출력을 가진다. 지연소자(35)는 가산장치(31)의 출력에 접속된 입력, 및 가산장치(31)의 제 2 양의 입력에 접속된 출력을 가진다. 가산장치(32)는 제 1 양의 입력, 제 2 양의 입력 및 출력을 가지는데, 상기 제 1 양의 입력은 가산장치(31)의 출력에 접속된다. 지연소자(36)은 입력과 출력을 가지는데, 상기 입력은 가산장치(32)의 출력에 접속되고, 상기 출력은 가산장치(32)의 제 2 양의 입력에 접속된다. 가산장치(33)는 제 1 양의 입력, 제 2 양의 입력 및 출력을 가지는데, 상기 제 1 양의 입력은 가산장치(32)의 출력에 접속되고, 상기 출력은 신호 y[n]을 제공한다. 지연소자(37)는 입력과 출력을 가지는데, 상기 입력은 가산장치(33)의 출력에 접속되고, 상기 출력은 가산장치(33)의 제 2 양의 입력에 접속된다.
제3도는 선행기술에 공지된 두번째의 3 개 스테이지를 가진 적분기(40)를 블럭도 형태로써 도시한다. 적분기(40)는 가산장치(41 내지 43) 및 지연소자(45 및 47)를 구비한다.
가산장치(41)는 x[n]을 수신하는 제 1 양의 입력, 제 2 양의 입력 및 출력 가진다. 지연소자(45)는 입력 및 출력을 가지는데, 상기 입력은 가산장치(41)의 출력에 접속되고, 상기 출력은 가산장치(41)의 제 2 양의 입력에 접속된다. 가산장치(42)는 제 1 양의 입력, 제 2 양의 입력 및 출력을 가지는데, 상기 제 1 양의 입력은 지연소자(47)의 출력에 접속된다. 지연소자(46)는 입력 및 출력을 가지는데, 상기 입력은 가산장치(42)의 출력에 접속되고, 상기 출력은 가산장치(42)의 제 2 양의 입력에 접속된다. 가산장치(43)는 제 1 양의 입력과 제 2 양의 입력 및 출력을 가지는데, 상기 제 1 양의 입력은 지연소자(46)의 출력에 접속된다. 지연소자(47)는 입력과 출력을 가지는데, 상기 입력은 가산장치(43)의 출력에 접속되고, 상기 출력은 가산장치(43)의 제 2 양의 입력과 신호 y[n-3]에 접속된다.
제2도 및 제3도를 함께 언급하면, 적분기(30 및 40)는 각각 제 1 의 ADC(20)에서 이용하기에 적합한 3 개 스테이지의 적분기를 가지고 있다. 상기 2 개 적분기간에 차이점은 적분기(30)의 지연소자가 가산장치의 출력으로부터 가산장치의 제 2 양의 입력으로의 피드백 경로에서만 나타나는 점이다. 그러나, 적분기(40)의 지연소자는 한개 가산장치의 출력과 다음 가산장치의 제 1 양의 입력사이의 경로에서 직렬로 접속된다.
따라서, 적분기(30)는 출력신호 y[n]를 제공하며, 반면에 적분기(40)는 출력신호 y[n-3]를 제공하는데, 상기 적분기는 신호 x[n] 이전에 3 개 샘플이 있다. 제1도의 ADC(20)가 오디오 같은 실시간 설비에서 본래 이용되었기 때문에, 상기 샘플지연은 사소한 것이다.
그러나, 적분기(30)과 적분기(40)는 3 개의 가산장치를 포함한다. 지연소자가 D 플립플롭을 이용하는 적은 용량의 하드웨어에서 실행될 수 있는 동안에, 가산장치는 전가산기를 필요로 한다. 실제로, 상기 가산장치는 적분기(30 및 40)를 이용하는 ADC와 마찬가지로 적분기의 회로 영역을 대다수 차지한다. 따라서, 집적회로 비용을 줄이기 위해서, 회로 영역을 최소화 하는 것이 바람직하다.
제4도는 제1도의 디지탈 적분기(22)를 블럭도 형태로써 도시한다. 적분기(22)는 2 개의 스테이지를 가진 적분기부(50) 및 한개 스테이지 적분기부(60)를 일반적으로 포함한다. 2 개의 스테이지를 가진 적분기부(50)는 가산장치(51), 지연소자(52 및 53) 및 곱셈기(54 및 55)를 구비한다.
가산장치(51)는 제 1 양의 입력, 제 2 양의 입력, 제 3 양의 입력 및 출력을 가지는데, 상기 제 1 양의 입력은 신호 x[n]를 수신하고, 상기 출력은 신호 y[n]를 제공한다. 지연소자(52)는 입력과 출력을 가지는데, 상기 입력은 가산장치(51)의 출력에 접속되고, 상기 출력은 “y[n-1]”로 표시된 신호를 제공한다.
지연소자(53)는 입력과 출력을 가지는데, 상기 입력은 지연소자(52)의 출력에 접속되고, 상기 출력은 “y[n-2]”로 표시된 신호를 제공한다. 곱셈기(54)는 입력단자와 출력단자를 가지는데, 상기 입력단자는 지연소자(53)의 출력에 접속되고, 상기 출력단자는 가산장치(51)의 제 2 양의 입력에 접속된다. 곱셈기(55)는 입력과 출력을 가지는데, 상기 입력은 지연소자(52)의 출력에 접속되고, 상기 출력은 가산장치(51)의 제 3 양의 입력에 접속된다. 한개 스테이지를 가진 적분기부(60)에서, 가산장치(61)는 제 1 양의 입력, 제 2 양의 입력 및 출력을 가지는데, 상기 제 1 양의 입력은 지연소자(52)의 출력에 접속된다.
지연소자(62)는 입력과 출력을 가지는데, 상기 입력은 가산장치(61)의 출력에 접속되고, 상기 출력은 신호 INTEG(21:0)를 제공하는 가산장치(61)의 제 2 양의 입력에 접속된다.
적분기(22)는 제3도 및 제4도의 적분기(30 및 40)와 각각 다른데, 즉, 첫 번째 2 개의 적분 스테이지는 2 개 스테이지의 적분기부(50)에서 단일 가산장치(51)를 가지고 실행된다. 가장 영역 집약적인(most area-intensive) 전가산기 셀과 함께 가산 장치가 실행되기 때문에, 적분기(22)는 ADC(20)의 전체 영역을 상당히 감소시킨다.
2 개 스테이지를 가진 가산기부(50)가 첫번째 2 개 적분 스테이지를 실행하는 방법을 알기위해서, 다음과 같은 2 개 스테이지 적분에 대한 전달함수 H(z)를 고려해라.
H(z) = (1/(1 - z-1))2[1]
상기 식에서 z 은 가변 샘플링을 나타내고, z-1은 지연함수를 나타낸다.
이러한 전달함수는 다음 식과 같이 전개될 수 있다.
H(z) = 1/(1 - 2z-1+ z-2) [2]
역의 z-변환치를 제공하면 다음식이 얻어진다.
y[n] = x[n] + 2y[n - 1] - y[n - 2] [3]
이것은 가산장치(51)의 정확한 출력치이다.
가산장치(51)에 대한 소정의 한개의 출력, 지연소자(52)의 출력 및 지연소자(53)의 출력이 가산장치(61)의 제 1 입력단자에 제공될 수 있는 것에 주의해라. 유일한 차이점은 INTEG (21:0)가 클럭주기의 다른 수만큼 시간이 가변적으로 쉬프트 되는 점이다. 대부분의 오디오 장치에서, 이러한 쉬프트는 대수롭지 않다. 상기 예시된 실시예에서, 2 개 스테이지의 적분기부(50)는 지연소자(52)의 출력을 손쉽게 실행하는 한개 스테이지 적분기부(60)에 제공되는데, 이것은 다음의 제6도에선 특별히 도시될 것이다.
제5도는 제4도에 대한 3 개 스테이지 적분기의 실체(80)를 블럭도 형태로써 도시한다. 상기 예시된 실체에서, 적분기(80)는 22 개 적분 셀의 대표적인 적분 셀(81 내지 85)을 제5도에 도시한다. 상기 적분 셀은 최하의 적분 셀(81)로부터 최상의 적분 셀(85)순으로 된다. 각 적분 셀은 4 개의 입력과 3 개의 출력을 가지는데, 상기 4개의 입력은 “B(i)”, “CIN”, “CLK” 및 “NCLK”로 표시되고, 상기 3 개의 출력은 “B(i+1)”, COUT” 및 “INTEG(i)”로 표시되는데, 상기 i 는 각 적분 셀의 비트위치를 나타낸다. 적분 셀(81)은 신호 x[n]을 수신하는 B(i)입력, “NCLK”로 표시된 클럭신호를 수신하는 CIN입력, 신호 CLK 를 수신하는 CLK 입력 및 신호 NCLK 를 수신하는 NCLK 입력을 가진다. 신호 NCLK 는 클럭신호 CLK 의 보상이 있는 클럭신호이다. 적분 셀(81 내지 85)의 CLK 및 NCLK 입력은 적분 셀(81 내지 85)이 수신하는 클럭신호 CLK 및 NCLK 에 일치하는 동일한 명칭을 가지는데, 적분 셀(81)의 CIN입력은 신호 NCLK 를 또한 수신하고, 이런경우에 상기 신호명칭은 입력 단자로부터 명백히 구별되어야 한다. 각 적분 셀의 상기 CLK 및 NCLK 입력은 각각 신호 CLK 및 NCLK 를 수신한다. 적분 셀 (82)의 CIN입력은 적분 셀(81)의 출력 COUT와 접속된다.
통상적으로, 최하위 적분 셀(81)을 제외하고, 상기 CIN입력은 이전 적분셀의 출력 COUT과 접속된다. 적분 셀(82)의 입력 B(i)은 적분 셀(81)의 출력 B(i+1)과 접속된다. 통상적으로, 최하위 적분 셀(81)을 제외하고, 상기 B(i)입력은 이전 적분 셀의 출력 B(i+1)과 접속된다. 각각 셀의 출력 INTEG(i)는 적분된 출력의 1 비트를 제공하는데, 예시된 적분셀(81 내지 85)은 출력비트 INTEG(0), INTEG(1), INTEG(2), INTEG(20) 및 INTEG(21) 을 각각 제공한다.
각 적분 셀의 작동은 제6도를 참조하여 더욱 특별히 설명하고자 하며, 제6도는 제5도의 22 개 적분 셀의 각각과 구조적으로 일치하는 적분 셀(90)을 블럭도 형태로써 도시한다.
적분 셀(90)은 전가산기(91), D 플립플롭(92 내지 94), 인버터 (95) 및 멀티플렉서(Muxes)(96 및 97)를 포함한다. 전가산기(91)는 연산수(operand) 입력 A 및 B, ″CIN으로 표시된 자리올림(carry) 입력을 가지고, 적분 셀(90)의 입력단자 CIN, 적분 셀(90)의 출력단자 COUT를 제공하는 “COUT”로 표시된 자리올림 출력 및 “SUM”으로 표시된 합계 출력을 제공한다.
전가산기(91)는 CMOS 트랜지스터 기술에서 실행되는 통상의 전가산기이다. 각 D 플립플롭은 “D”로 표시된 지연입력, “MCLK”로 표시된 주클럭(master Clock)입력, “SCLK”로 표시된 종속 클럭(Slave Clock) 입력 및 “Q”로 표시된 출력을 가진다.
플립플롭(92)은 B(i+1) 단자에 접속된 D 입력, NCLK 입력단자에 접속된 MCLK 입력, 상기 CLK 단자에 접속된 SCLK 입력 및 Q 출력 단자에 접속된 입력, NCLK 입력단자에 접속된 MCLK 입력, CLK 단자에 접속된 SCLK 입력, B(i+1) 출력 단자에 접속된 Q 출력단자 및 플립플롭(92)의 D 입력단자를 가진다. 플립플롭(94)은 전가산기(91)의 출력단자 SUM 에 접속된 D 입력, CLK 입력단자에 접속된 MCLK 입력, NCLK 단자에 접속된 SCLK 입력 및 INTEG(i) 단자에 접속된 출력단자 Q 를 가진다. 인버터(95)는 플립플롭(92)의 출력단자 Q 에 접속된 입력단자 및 출력단자를 가진다.
MUX(96)는 인버터(95)의 출력단자에 접속되고 “IN0”로 표시된 제 1 입력 단자, B(i+1) 단자에 접속되고 “IN1”로 표시된 제 2 입력단자, NCLK 단자에 접속 되고 “S0”로 표시된 제 1 입력 선택 제어신호, CLK 단자에 접속되고 “S1”로 표시된 제 2 입력 선택 제어신호 및 전가산기(91)의 입력단자 A 에 접속되고 “OUT”로 표시된 출력단자를 가진다. 멀티플렉서(97)는 B(0) 단자에 접속된 IN0 단자, 플립플롭(94)의 출력단자 Q 에 접속된 IN1 단자, NCLK 단자에 접속된 S0 단자, CLK 단자에 접속된 S1 단자 및 전가산기(91)의 입력단자 B 에 접속된 OUT 단자를 가진다.
제4도에 대한 적분기(22)의 함수 블럭도는 22 개 가산기중 한개 세트를 제거하여 가산기(51 및 61)만 남는다.
디지탈 적분기(80)의 실제 실행은 제 2 가산기에 대한 필요성을 없애고 각 적분 셀의 전가산기(91)에 의해 형성된 단일 2 개의 보상 리플(ripple) 자리 올림 가산기에서 가산기(51 및 61)의 함수를 실행한다. 적분기(80)는 전체 3 개 스테이지의 적분이 22 개 가산기중 한개 세트에서만 실행되기 때문에 첫번째 2개의 적분 스테이지 및 세번째 적분 스테이지를 시간에 대해 멀티플렉스한다. 이러한 작용은 클럭신호 CLK 및 NCLK 를 참조하여 더욱 명백히 기술된다.
적분 셀(90)은 첫번째 주기동안 첫번째 2 개의 적분 스테이지를 실행하는데 그 결과 CLK 는 논리 로우(Low)에서 비활성이고, NCLK 는 논리 하이(high)에서 활성이다. 이러한 주기는 “ADD1” 사이클로써 언급된다. ADD1 사이클동안, 플립플롭(93)은 제4도의 지연소자(52)로써 작용하여 그것의 출력 Q 에서 신호 y[n-1]를 제공한다. y[n-1]신호는 적분 셀 (90)의 출력 B(i+1)을 다음 적분 셀의 입력 B(i)으로 전달된다.
제4도에 대한 곱셈기(55)의 2 개 함수에 의해 곱셈을 실행하면, y[n-1]이 왼쪽으로 쉬프트되는 효과가 있다. 또한, 적분 셀 (90)의 입력 B(i)는 이전 적분 셀의 출력 B(i+1)로써 수신된다.
최하위 적분 셀(81)이 출력 B(i+1) 을 수신하는 셀과 인접하지 않기 때문에, 최하위 적분셀의 입력 B(i)는 x[n]을 수신하기 위해 이용될 수 있다. 플립플롭(92)은 지연소자(53)로써 작용하고, 인버터(95)는 제4도의 곱셈기(54)의 기능을 실행한다. 따라서, 인버터(95)의 출력은 -y[n-2]와 같다.
멀티플랙서들((96 및 97)은 그들의 첫번째 입력이 그들의 각각 출력으로 간다. 따라서, 전가산기(91)는 그것의 입력 A 에서 -y[n-2]를 수신하고, 그것의 입력 B 에서 2y[n-1]를 수신한다 (집적 셀(81)이 x[n]을 수신하는 것은 예외).
연쇄자리올림을 실행하기 위해서, 적분셀의 COUT출력은 다음 적분 셀의 CIN입력에 제공되지만, 적분 셀(81)의 CIN입력은 NCLK 상에 논리 하이 레벨로써 스트로브(strobe)되고, 그 결과 1 을 최종결과에 더하므로써 y[n-2]에 대한 2 개의 보상 음의 값을 얻는다.
적분 셀(90)은 제 2 주기동안 세번째 적분 스테이지를 실행하여, 그결과 CLK는 논리 하이에서 활성이고, NCLK는 논리 로우에서 비활성이다. 이러한 주기는 “ADD2” 사이클로써 언급된다. 상기 ADD2 사이클동안, 플리플롭(93)은 제4도의 지연소자(52)로써 여전히 작용하여 그것의 출력 Q 에서 y[n-1] 신호를 제공한다. 그러나, 멀티플렉서(96)는 그것의 두번째 입력을 선택하여 y[n-1] 신호를 전가산기(91)의 입력(A)에 제공한다. 플립플롭(94)은 지연소자(62)로써 작용하고, 신호 INTEG(i)를 제공하는 출력 Q 는 전가산기(91)의 입력 B 로 멀티플렉서(97)의 두번째 입력을 통하여 피이드백된다.
3 개의 적분 스테이지를 22 개 전가산기의 단일 그룹과 실행하므로써, 적분기(22)는 통상의 디지탈 적분기를 초과하여 회로 영역을 상당히 축소시킨다. 회로를 축소시키므로써, 적분기(22)는 또한 전력소비를 감소시킨다. 더욱더, 적분 셀(90)과 유사한 적분 셀로 형성된 적분기는 모듈러(modular)이며, 따라서 임의의 크기로 확대될 수 있다. 예컨데, 다른 십진비를 가진 ADC 를 설계하기 위하여 바람직하게 될 수 있고, 나아가서, 적분 셀의 갯수를 다르게 설계하는 것이 바람직하게 될 수도 있다.
적분기(22)는 2 개 레벨 양자기(즉, 단일 비트 출력)를 가지는 시그마-델타 변조기가 유용하다. 적분 셀(90)과 유사한 적분 셀을 이용하므로써, 3 개 레벨 양자기의 출력을 수신하는 적분기를 구성하는 것이 가능하다. 그런경우에 CIN입력은 3 개 레벨중 한개를 나타내기 위하여 적분 셀(81)의 입력 B(i)에 따라 이용될 수 있다. 첫번째 즉 “0” 레벨은 (CIN= 0) 및 (x[n] = 0)일때 발생하고, 두번째 즉 “1” 레벨은 (CIN= 1) 및 (x[n] = 1)일때 발생하고, 세번째 즉 “2” 레벨은 (CIN= 1) 및 (x[n] = 1)일때 발생한다. 2 개 조건이 “1” 레벨을 나타내기 때문에, 적분기가 4 개 레벨 양자기를 수용하기 위해 쉽게 확대되는 것은 불가능하다.
본 발명이 양호한 실시예의 내용으로 설명되고 있는 동안, 본 발명은 여러가지 방법으로 변경될 수 있고 특별히 착수하여 상술한 것이외에 많은 실시예를 가정할 수 있는 동 분야에 숙련된 사람에 의해 명백히 될것이다. 예컨대, 제4도의 2 개 스테이지 적분기 부(50)를 이용한 2 개의 스테이지 디지탈 적분기는 단일 비트 시그마-델타 변조기의 출력에 접속될 수 있다. 또한, 본 발명에 따른 디지탈 적분기는 A/D 변환에 부가하여 다른 신호 처리 함수로 이용될 수 있다.
또한, 어떤 2 개의 적분 스테이지 또는 적분 스테이지의 조합은 본원에 예시된것 같이 세번째에 따라 첫번째 2 개만 오히려 단일 가산기에서 시간에 대해 멀티플렉스 될 수 있다. 또한, 전가산기 셀은 리플 자리올림형 가산기를 형성하지만, 예견 자리올림(Carry lookahead), 선택 자리올림(Carry Select), 부가자리올리(Carry Skip)등과 같은 다른 가산기도 이용될 수 있다. 따라서, 첨부된 청구범위의 의도는 본 발명의 진실한 정신과 범위내에서 벗어남이 없이 본 발명의 모든 변경을 커버하기 위한 것이다.

Claims (4)

  1. 축소된 회로 영역을 가지는 디지탈 적분기(22)에 있어서, 제1 입력에서 매 클럭 싸이클마다 한번씩 적분되는 입력신호를 수신하고, 제2 및 제3 입력에서의 상기 입력 신호의 부가에 응답하여 그 출력을 제공하기 위한 가산기 수단(51)과, 상기 가산기 수단(51)에 결합되고, 제1 지연된 신호를 제공하기 위하여 상기 클럭의 한 싸이클동안 상기 가산기 수단(51)의 상기 출력을 지연시키고, 상기 가산기 수단(51)의 상기 제 3 입력을 제공하기 위하여 상기 제 1 지연된 신호를 2로 곱하기 위한 제 1 지연수단(52, 55)과, 상기 제 1 지연수단(52,55) 및 상기 가산기 수단(51)에 결합되고, 제 2 지연된 신호를 제공하기 위하여 상기 클럭의 한 싸이클 동안 상기 제 1 지연된 신호를 지연시키고, 상기 가산기 수단(51)의 상기 제 2 입력을 제공하기 위하여 상기 제 2 지연된 신호를 -1로 곱하기 위한 제 2 지연수단(53,54)을 구비하는 것을 특징으로 하는 축소된 회로 영역을 가지는 디지탈 적분기.
  2. 축소된 회로 영역을 가지는 디지탈 적분기(22)에 있어서, 매 클럭 싸이클마다 한번씩 적분되는 입력 비트 스트림(input bit stream)을 수신하기 위한 제1 입력 단자와, 제2 입력 단자, 제3 입력 단자 및 상기 디지탈 적분기(22)의 제1 출력 신호를 제공하기 위한 출력단자를 가지는 가산기(51)와, 상기 가산기(51)의 상기 출력단자에 결합된 입력 단자, 및 디지탈 적분기(22)의 제2 출력 신호가 되는 제1 지연된 신호를 제공하기 위한 출력 단자를 가진 제1 지연 소자(52)와, 상기 제1 지연된 신호를 수신하기 위한 입력 단자와, 상기 입력 단자에 표시된 값의 2배 값을 제공하기 위한 상기 가산기(51)의 상기 제 3 입력단자에 결합된 출력단자를 가지는 제 1 곱셈기(55)와, 상기 제 1 지연된 신호를 수신하기 위한 입력과, 상기 디지탈 적분기(22)의 제3 출력 신호가 되는 제2 지연된 신호를 제공하기 위한 출력을 가지는 제 2 지연소자(53)와, 상기 제2 지연 소자(53)의 상기 출력단자에 결합된 입력 단자 및 상기 가산기(51)의 상기 제2 입력 단자에 결합된 출력단자를 가지고, 상기 입력 단자에 나타난 수에 -1을 곱한 값을 제공하기 위한 제2 곱셈기(54)를 구비하는 것을 특징으로 하는 축소된 회로 영역을 가지는 디지탈 적분기.
  3. 축소된 회로 영역을 가지는 디지탈 적분기(22)에 있어서, 상기 디지탈 적분기(22)는 디지탈 적분기(50)의 출력의 비트 길이에 대응하며, 최하위 적분 셀(least significant integration cell)(81)로부터 최상위 적분 셀(most significant integration cell)(85)로 정렬된 선정된 수의 적분 셀(80 내지 85)을 포함하며, 각각의 적분 셀(81 내지 85)은 제1 및 제2 입력, 자리올림 입력(carry input), 자리올림 출력(carry output) 및 합산 출력(sum output)을 가지는 전가산기(91)와, 제1 신호를 제공하기 위해 상기 전가산기(91)의 상기 합산출력을 지연시키기 위한 제1 지연 수단(93)과, 상기 제1 지연 수단에 결합되고, 제2 신호를 제공하기 위해 상기 제1 신호를 지연시키기 위한 제2 지연 수단(92)과, 상기 제2 지연 수단(92)에 결합되고, 제3 신호를 제공하기 위해 상기 제2 신호를 반전시키기 위한 인버터(95)와, 제1 및 제2 클럭주기의 각각에 응답하여 선택된 상기 제1 및 제3 신호 중 하나의 신호를 상기 전가산기(90)의 상기 제 1 입력에 제공하기 위한 제1 멀티플렉서 수단(96)과, 상기 디지탈 적분기(22)의 출력 비트에 대응하는 제4 신호를 제공하기 위해 상기 전가산기(91)의 상기 합산 출력을 지연시키기 위한 제3 지연수단(94)과, 제1 및 제2 클럭주기에 각각 응답하여 선택된 상기 제 3 신호와 상기 적분 셀(81)의 입력 중 하나를 상기 전가산기(91)의 상기 제 2 입력에 제공하기 위한 제 2 멀티플렉서 수단(97)을 구비하고 있으며, 상기 최하위 적분 셀(81)의 상기 제2 멀티플렉서 수단은 상기 데이타 입력 스트림과 상기 제4 신호 중 하나를 선택하며, 상기 최하위 적분셀(81) 이외에 각각의 적분 셀의 상기 제2 멀티플렉서 수단(97)은 상기 제1 신호와 상기 제4 신호 중 하나를 선택하며, 상기 최하위 적분 셀(81)의 상기 전가산기(91)의 상기 자리올림 입력은 선정된 2 진값을 수신하며, 상기 최하위 적분 셀(81) 이외에 상기 복수개의 적분셀(82 내지 85) 각각의 상기 전가산기의 상기 자리올림 입력은 이전의 적분셀에 대하여 상기 전가산기(91)의 상기 자리올림 출력과 결합되는 것을 특징으로 하는 축소된 회로 영역을 가지는 디지탈 적분기.
  4. 아날로그 대 디지탈 변환기(ADC)(20)에 있어서, 아날로그 신호를 수신하기 위한 입력 단자와, 상기 아날로그 신호의 샘플링된 값에 비례하는 밀도를 가지는 제1 디지탈 신호를 매 클럭 사이클마다 한번씩 제공하기 위한 입력 단자와, 제2 디지털 신호를 제공하기 위한 출력 단자를 가지는 시그마-델타 변조기(21)와, 상기 제1 디지탈 신호를 수신하기 위한 출력 단자를 가지는 디지탈 적분기(22)을 포함하며, 상기 디지탈 적분기는, 제1 입력에서 상기 제1 디지털 신호를 수신하고, 제2 및 제3 입력으로의 상기 제 1 디지털 신호의 부가에 응답하여 출력을 제공하기 위한 가산기 수단(51)과, 상기 가산기 수단에 결합되고, 제1 지연된 신호를 제공하기 위해 상기 클럭의 하나의 사이클동안 상기 가산기 수단(51)의 상기 출력을 지연시키고, 상기 가산기 수단(51)의 상기 제3 입력을 제공하기 위해 상기 제1 지연된 신호에 2를 곱하기 위한 제1 지연 수단(52,55)과, 상기 제1 지연수단(52,55) 및 상기 가산기 수단(51)에 결합되고, 제2 지연된 신호를 제공하기 위해 상기 클럭의 한 사이클동안 상기 제1 지연된 신호를 지연시키고, 상기 가산기 수단(51)의 상기 제 2 입력을 제공하기 위해 상기 제 2 지연된 신호를 반전시키기 위한 제2 지연 수단(53,54)과, 상기 디지탈 적분기가 상기 가산기 수단(51)의 상기 출력, 상기 제1 지연된 신호 및 제 2 지연된 신호 중 선정된 한개에 응답하여 상기 제2 디지탈 신호를 제공하는 것을 특징으로 하는 아날로그 대 디지탈 변환기.
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