SU1562906A1 - Множительно-делительное арифметическое устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к устройствам делени , и может быть использовано при реализации технических средств вычислительной техники и дискретной автоматики. Целью изобретени   вл етс  повышение быстродействи  и сокращение оборудовани . Поставленна  цель достигаетс  тем, что, устройство, содержащее п ть регистров 1 - 5, два умножител  7 - 8, блок 6 пам ти и сумматор 9, причем M старших выходных разр дов второго регистра подключены к адресным входам блока пам ти. Отличительным в работе устройства  вл етс  состав и характер св зей между элементами устройства, а также применение другой организации вычислительного процесса. 1 ил.

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано при реализации технических средств вычислительной техники и дне- кретной автоматики.

Целью изобретени   вл етс  повышение быстродействи  и сокращение оборудовани  .

На чертеже представлена схема MHOжительно-делителъного устройства,

Схема устройства содержит п ть ре- гиЬтров 1-5S блок 6 пам ти, два умножител  7-8, сумматор 9, вход 10 дели™ , вход 11 делимого, входы 12 и 13 логического нул .

Вычисление частного выполн етс  при помощи соотношений

c-i-,.rри 0, 1

де N D У

У К-АХ-К .il; ,

&Х

делимое делитель ,

старша  m часть делимого с нул ми в -младших раз р дах Ј младша  (гмд) -засть делител  с нул ми в стершей части: (п - разр дность операндов). Коэффициент К выбирают из соотноени 

I

2S

К

х. Ote. Oi

of.

и

где оЈ , -коэффициенты гарвардской

итерации

X старша  щ часть делител  с нул ми в .младшей части.

Чтение коэффициента К из блока б пам ти осуществл етс  старшими: , раз р (дами делител  Т). Предварительные вычислени  коэффициентов-гарвардской итерации,а потом и коэффициента К можно производить /по правилам гар вардской итерации или как указано в известном устройстве. Все умножени , которые присутствуют в вычислительном процессе, выполн ютс  с округлением , т.е. К (п-Н)-му разр ду проиэ- вйдени  прибавл етс  1.

В предлагаемом устройстве используютс  микросхемы, имеющие трехста- бштьный выход или открытый коллектор кроме того, используютс  умножители типа КР 1802 ВР5, имеющие входные и выходные регистры.

Множительно-делителыгое арифметическое устройство работает следующим образом.

$

5

0

5

Пусть необходимо найти частное С. Величины N и D поступают соответственно на входы 11 и 10. В первом такте m старших разр дов делител  D записываютс  в регистр 2, который находитс  в прозрачном режиме и поступают на адресные входы блока 6 пам ти. В этом же такте (n-m) разр ды делител  D записываютс  в младшие разр ды регистра 1, а в старшие m разр ды этого регистра - нули. Делимое N в этом же такте записываетс  в регистр 4, in старшие разр ды делимого - в m старшие разр ды регистра 3 с нул ми в (n-m) разр дах. Таким образом в первом такте на выходах (регистра 3 Формируетс  U. X, на выходах регистра 3 - у, а на выходах блока б пам ти - коэффициент К, который поступает на первый вход умножител  8 и через регистр 5 - буфер на второй вход умножител  7, при этом выходы регистра 4 - в третьем состо нии.

Во втором такте на выходах умножи- тел  7 получают произведение йХлК, которое поступает на первый вход этого же умножител , а на выходах умножител  8 произведение у-К, поступающее на второй вход умножител  7. При этом выходы регистра 1, буфера 6, регистра 3 - в третьем состо нии, на второй вход умножител  8 поступает делимое N, а на первый вход умножител  8 - коэффициент К.

В третьем такте на выходах умножи- телей 8 и 7 получают соответственно произведени  N K и у К АХ-К, а на выходах сумматора 9 - частное С. Брем  вычислени  частного в устройстве равно

сеа- Ч СН + где t, - врем  произведений

у К и &Х-К;

tfi - врем  вычислени  произведений N«K и (у-К)- (UX-K); tg - врем 1 вычитани  произведений .

При подаче соответствующих сигналов vi, использу  св зь между выходом сумматора и входом буфера, предлагаемое устройство позвол ет выполн ть операции алгебраического сложени ,

R

умножени , формировани  типа ГТао. , R ,

П а с(, и скобу Гарнера а-Ь+с.

Claims (1)

1. Формула изобретени 

   Множительно-делительное арифметическое устройство, содержащее п ть ргистров , два умножител , блок пам ти и сумматор, причем выход первого регистра соединен с входом первого сомножител  первого умножител , выход которого соединен с первым информационным {Входом сумматора, вход старших разр дов делител  устройства соединен с информационным входом второго регистра, выход которого соединен с адресным входом блока пам ти, выход которого соединен с входом первого сомножител  второго умножител , вход старших разр дов делимого устройства соединен с информационным входом третьего регистра, отличающеес  тем, что, с целью повышени  быстродействи  и сокращени  оборудовани , вход n-m разр дов делител  первого регистра соединен с информационным входом n-m разр дов первого регистра, вход ш разр дов которого соединен с входом логического нул  устройства и с входом n-m разр дов третьего регистра, выход которого соединён с входом второго сомножител  второго умножител  и с выходом четg вертого регистра, информационный вход которого осединен с входом m старших разр дов делимого устройства, выход сумматора соединен с информационным входом п того регистра и входом пер5 вого сомножител  второго умножител , выход которого соединен с выходом п того регистра, вторым,информационным входом сумматора и входом второго сомножител  первого умножител  выход

   0 которого соединен с входом первого сомножител  первого умножител  выход сумматора  вл етс  выходом результата устройства.