JPS6234412A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPS6234412A JPS6234412A JP17340685A JP17340685A JPS6234412A JP S6234412 A JPS6234412 A JP S6234412A JP 17340685 A JP17340685 A JP 17340685A JP 17340685 A JP17340685 A JP 17340685A JP S6234412 A JPS6234412 A JP S6234412A
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- JP
- Japan
- Prior art keywords
- digital signal
- output
- roms
- shift
- adder
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号処理装置に関し、特に、ＲＯ
Ｍ積和手法を用いたディジタルフィルタによるディジタ
ル信号処理装置に関する。
Ｍ積和手法を用いたディジタルフィルタによるディジタ
ル信号処理装置に関する。
従来のディジタル信号処理装置におけるＲＯＭ積和手法
（Ａｒｒａｙ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）につい
て説明する（Ｕ８Ｐａ７７７．１３０による入簡単のた
めにＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅ５ｐ
ｏｎｓｅ） 凰ディジタル・フィルターを用いて説明す
る。
（Ａｒｒａｙ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）につい
て説明する（Ｕ８Ｐａ７７７．１３０による入簡単のた
めにＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅ５ｐ
ｏｎｓｅ） 凰ディジタル・フィルターを用いて説明す
る。
今、入出力関係を
ｙ−１Σ ａｊＸｊ（１）
１＝１
とする。ここでｙは出力ディジタル信号、 ａｊ は
定係数、Ｘ、には１番目の入力ディジタル信号列のにビ
ット目（ｋ＝０がＭ２Ｒに対応）である。入力データが
固定小数点方式でその絶対値が１以下、Ｂビット長、２
の補数表示の場合、式（１）は次のようになる。
定係数、Ｘ、には１番目の入力ディジタル信号列のにビ
ット目（ｋ＝０がＭ２Ｒに対応）である。入力データが
固定小数点方式でその絶対値が１以下、Ｂビット長、２
の補数表示の場合、式（１）は次のようになる。
式（２）を変形すると、
今、Ｌビットのデータに対して、関係Ｆを定義する。
従って式（３）扛
−Ｆ（Ｘ、、・・・、ＸＬも） （５）従りて関数
Ｆが与えられた場合、加算（ｋ＝ｏの場合、減Ｎｋ行な
り）とシフト操作のみで出力ディジタル信号ｙは得られ
る。
Ｆが与えられた場合、加算（ｋ＝ｏの場合、減Ｎｋ行な
り）とシフト操作のみで出力ディジタル信号ｙは得られ
る。
第２図は（５）式の演算を実現するディジタル信号処理
装置を示すブロック図である。入力ディジタル信号列Ｘ
ｊはシフトレジスタｌに入力される。シフトレジスタ１
の出力からＸｊｋを出力し ２Ｌ個のＦの値を格納した
ＲＯＭ２のアドレスに入力される。
装置を示すブロック図である。入力ディジタル信号列Ｘ
ｊはシフトレジスタｌに入力される。シフトレジスタ１
の出力からＸｊｋを出力し ２Ｌ個のＦの値を格納した
ＲＯＭ２のアドレスに入力される。
それ以前に、レジスタ４．９は、リセットされている。
シフト・レジスタ１からＬ Ｓ Ｂ Ｘ １ 、Ｂ−１
がＲＯＭ ２にロードされると、アドレス（Ｘｔ、Ｂ−
＋。
がＲＯＭ ２にロードされると、アドレス（Ｘｔ、Ｂ−
＋。
Ｘ ｚ、Ｂ−＊ ＃ −、ＸＬ、Ｂ−１沙ＲＯＭ ２
（Ｄ 内容力、レジスタ４に格納され、レジスタ９から
シフト回路８を通った信号と加減算器７を使い加算され
、レジスタ９に格納される。
（Ｄ 内容力、レジスタ４に格納され、レジスタ９から
シフト回路８を通った信号と加減算器７を使い加算され
、レジスタ９に格納される。
次に続く動作サイクルでシフト・レジスタ１からＸ、、
、が出力され、ＲＯＭの新しいアドレスとなりＦ （Ｘ
＋ 、Ｂ−ｔ 、・・・ｌ ＸＬ、１３−２）をレジ
スタ４１Ｃ出力する。レジスタ９の内容はシフト回路８
を通りｌピッ［、ＳＢ側にシフトして加減算器７に入力
される（この操作は１／２を掛けることに相当する）レ
ジスタ４における値ｔ’ （Ｘ Ｉ、Ｂ−ｔ ｒ ・・
・＋ Ｘ Ｌ ｌ ｎ−２）とシフト回路８の出力２−
’ Ｆ （Ｘｔ、ｓ−１，・・・、 Ｘ Ｌ、Ｂ−＋）
が加算され、部分和としてレジスタ９に格納される。
、が出力され、ＲＯＭの新しいアドレスとなりＦ （Ｘ
＋ 、Ｂ−ｔ 、・・・ｌ ＸＬ、１３−２）をレジ
スタ４１Ｃ出力する。レジスタ９の内容はシフト回路８
を通りｌピッ［、ＳＢ側にシフトして加減算器７に入力
される（この操作は１／２を掛けることに相当する）レ
ジスタ４における値ｔ’ （Ｘ Ｉ、Ｂ−ｔ ｒ ・・
・＋ Ｘ Ｌ ｌ ｎ−２）とシフト回路８の出力２−
’ Ｆ （Ｘｔ、ｓ−１，・・・、 Ｘ Ｌ、Ｂ−＋）
が加算され、部分和としてレジスタ９に格納される。
以上の動作サイクルを順次Ｈ−１回くフかえし、最後に
Ｆ （Ｘ、、・−・、Ｘｔ、ｏ） ’ｆｔ引けば（ピッ
反転してｌを加える）レジスタ１０に出力ディジタル信
号が得られる。
Ｆ （Ｘ、、・−・、Ｘｔ、ｏ） ’ｆｔ引けば（ピッ
反転してｌを加える）レジスタ１０に出力ディジタル信
号が得られる。
上述した従来のＲＯＭＭｋ和手法は、固定小数点方式を
対象にしているため、特に比較的小さい係数の有効けた
数が制限されるという欠点が生じる。
対象にしているため、特に比較的小さい係数の有効けた
数が制限されるという欠点が生じる。
一般に係数の精度は、ディジタル・フィルターにおける
通過帯域外減衰量に影響を与える。所望の減衰量を達成
するためには、次数を上げるか、係数の精度を上げるた
めに係数語長を長くする必要がある。係数語長が制限さ
れる場合、次数を上げれば良いが、これはハード・ウェ
アの増加を意味し、好ましくない。
通過帯域外減衰量に影響を与える。所望の減衰量を達成
するためには、次数を上げるか、係数の精度を上げるた
めに係数語長を長くする必要がある。係数語長が制限さ
れる場合、次数を上げれば良いが、これはハード・ウェ
アの増加を意味し、好ましくない。
本発明のディジタル信号処理袋ｆｉｌは、入力ディジタ
ル信号を順次遅延し保持する保持回路と、前記入力ディ
ジタル信号列とある係数との部分積和を格納するＲＯＭ
と、前’ｉｆｒ２ｆＬＯＭの出力とシフト出力を加減算
する加減算回路と、前記ｍ減算回路の出力を１ビットず
つＬＳＢ側にシフトして前記シフト出力とするシフト回
路とを具備するディジタル信号処理装置において、前記
係数の浮動小数点化による仮数部と前記入力ディジタル
信号との部分積和を格納する複数のＲＯＭと、前記ＲＯ
Ｍの出力を加算する加算回路と具備し、前記ＲＯＭのそ
れぞれに格納された係数の指数部に従い前記ＲＯＭの出
力をおのおの遅延させることにより出力を得ることを特
徴とするものである。
ル信号を順次遅延し保持する保持回路と、前記入力ディ
ジタル信号列とある係数との部分積和を格納するＲＯＭ
と、前’ｉｆｒ２ｆＬＯＭの出力とシフト出力を加減算
する加減算回路と、前記ｍ減算回路の出力を１ビットず
つＬＳＢ側にシフトして前記シフト出力とするシフト回
路とを具備するディジタル信号処理装置において、前記
係数の浮動小数点化による仮数部と前記入力ディジタル
信号との部分積和を格納する複数のＲＯＭと、前記ＲＯ
Ｍの出力を加算する加算回路と具備し、前記ＲＯＭのそ
れぞれに格納された係数の指数部に従い前記ＲＯＭの出
力をおのおの遅延させることにより出力を得ることを特
徴とするものである。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であシ。
非巡回型ディジタルンイルタにより構成したものである
。シフトレジスタ１は入力ディジタル１１号列Ｘｊをシ
フトさせる。ＲＯＭ２．３は入力ディジタル信号列とあ
る係数の仮数部との部分積和を格納している。レジスタ
４，５はおのおのＲＯＭ２゜３の出力を保持する。加減
算器６は、レジスタ４とレジスタ５の内容を加算またば
減算する。加減算器７は、加減算器の出力６とシフト回
路８の出力を加算する。レジスタ９は加減算器の出力を
床持する。レジスタ１０は外部へ計算した結果を出力す
る。タイミング発生回路１１は、各ブロックへ必要なタ
イミング金供給する。
。シフトレジスタ１は入力ディジタル１１号列Ｘｊをシ
フトさせる。ＲＯＭ２．３は入力ディジタル信号列とあ
る係数の仮数部との部分積和を格納している。レジスタ
４，５はおのおのＲＯＭ２゜３の出力を保持する。加減
算器６は、レジスタ４とレジスタ５の内容を加算またば
減算する。加減算器７は、加減算器の出力６とシフト回
路８の出力を加算する。レジスタ９は加減算器の出力を
床持する。レジスタ１０は外部へ計算した結果を出力す
る。タイミング発生回路１１は、各ブロックへ必要なタ
イミング金供給する。
いまＲ，０Ｍ２に格納される部分積の元となる係数をａ
’ｊ Ｘ ２°、几ＯＭ３のそれをｂ／ｊＸ ２−ｒｌ
とする。
’ｊ Ｘ ２°、几ＯＭ３のそれをｂ／ｊＸ ２−ｒｌ
とする。
゛ただし、ａ’ｊ（ｊ ｗ １−↓′）、ｂｊ（ｊ＝Ｌ
′＋１〜Ｌ）は仮数部、Ｏ，−ｎは指数部である１１式
（２）のａｊの代りに、この２つの係数を代入すると、
出力ディジタル信号ｙは、 となり、８０Ｍ３側から１１回先にシフトレジスタ１の
出力をＬＳＢＩｌから出力して従来と同様の加算を行な
えば出力ディジタル信号ｙは得られる。
′＋１〜Ｌ）は仮数部、Ｏ，−ｎは指数部である１１式
（２）のａｊの代りに、この２つの係数を代入すると、
出力ディジタル信号ｙは、 となり、８０Ｍ３側から１１回先にシフトレジスタ１の
出力をＬＳＢＩｌから出力して従来と同様の加算を行な
えば出力ディジタル信号ｙは得られる。
以上説明したように本発明は、仮数部の部分積和をＲ，
ＯＭに格納しおのおの演算するタイミングをその指数部
によりずらすことにょ９８０Ｍ積和を行なえば、大幅な
ハード・ウェアの増加を伴なわずにフィルター特性の改
善（帯域外減衰特性の改善）をはかる仁とができる効果
がある。
ＯＭに格納しおのおの演算するタイミングをその指数部
によりずらすことにょ９８０Ｍ積和を行なえば、大幅な
ハード・ウェアの増加を伴なわずにフィルター特性の改
善（帯域外減衰特性の改善）をはかる仁とができる効果
がある。
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図である。 ｌ・・・・・・シフト・レジスタ、２・・・・・・ＲＯ
Ｍ、３・・・・・・ＲＯＭ、４・・曲レジスタ、５・・
曲レジスタ、６・・・・・・加減算器、７・・−・・・
加減算器、８・・曲シフト回路、９・・・・・・レジス
タ、１ｏ・・曲しジ哀夕。 代理人 弁理士 内 原 晋 ′″″″率１ 第２図
例のブロック図である。 ｌ・・・・・・シフト・レジスタ、２・・・・・・ＲＯ
Ｍ、３・・・・・・ＲＯＭ、４・・曲レジスタ、５・・
曲レジスタ、６・・・・・・加減算器、７・・−・・・
加減算器、８・・曲シフト回路、９・・・・・・レジス
タ、１ｏ・・曲しジ哀夕。 代理人 弁理士 内 原 晋 ′″″″率１ 第２図
Claims (1)
- 入力ディジタル信号を順次遅延し保持する保持回路と、
前記入力ディジタル信号列とある係数との部分積和を格
納するＲＯＭと、前記ＲＯＭの出力とシフト出力を加減
算する加減算回路と、前記加減算回路の出力を１ビット
ずつＬＳＢ側にシフトして前記シフト出力とするシフト
回路とを具備するディジタル信号処理装置において、前
記係数の浮動小数点化による仮数部と前記入力ディジタ
ル信号との部分積和を格納する複数のＲＯＭと、前記Ｒ
ＯＭの出力を加算する加算回路と具備し、前記ＲＯＭの
それぞれに格納された係数の指数部に従い前記ＲＯＭの
出力をおのおの遅延させることにより出力を得ることを
特徴とするディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17340685A JPS6234412A (ja) | 1985-08-06 | 1985-08-06 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17340685A JPS6234412A (ja) | 1985-08-06 | 1985-08-06 | デイジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6234412A true JPS6234412A (ja) | 1987-02-14 |
Family
ID=15959834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17340685A Pending JPS6234412A (ja) | 1985-08-06 | 1985-08-06 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6234412A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309711A (ja) * | 1989-05-24 | 1990-12-25 | Victor Co Of Japan Ltd | ディジタルフイルタ回路 |
-
1985
- 1985-08-06 JP JP17340685A patent/JPS6234412A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309711A (ja) * | 1989-05-24 | 1990-12-25 | Victor Co Of Japan Ltd | ディジタルフイルタ回路 |
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