JPS6135575B2 - - Google Patents
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- JPS6135575B2 JPS6135575B2 JP54107670A JP10767079A JPS6135575B2 JP S6135575 B2 JPS6135575 B2 JP S6135575B2 JP 54107670 A JP54107670 A JP 54107670A JP 10767079 A JP10767079 A JP 10767079A JP S6135575 B2 JPS6135575 B2 JP S6135575B2
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Description
本発明は高速な乗算装置を用いて、高速な除算
を実施する装置に関するものである。 従来除算方式は基本的には減算と桁送りの反復
によつて行なわれ、引き過ぎおよび剰余の処理が
必要である。現在主として引き放し法が多く用い
られ、この方法は各桁に対して高々１回の加算あ
るいは減算のみを必要とし、負数も２の補数表示
をすることにより実施できる。しかし２進数表示
数の桁数だけの多数回の加減算を必要とし除算の
高速化が困難であつて、一般電子計算機およびデ
イジタル処理システムにおける２進数の四則演算
において除算は最も多くの時間を要する。除算を
高速化するため除数の逆数をとる方法も考案され
たが逆数の近似数より、逐次近似の反復計算を必
要とし充分な高速の除算が行われない。 従つて本発明は従来の技術の上記欠点を改善す
るもので、誤差の極めて少ない高速除算装置を提
供することを目的とし、その特徴は２進数除数変
換と変換数の分割による逐次繰返し演算のない高
速除算の原理にもとづくもので、高速乗算装置、
２進数除算変換装置、２進数加算装置を基本構成
部として構成され、除算結果の精度は設定され、
演算速度は乗算速度よりやや低下する程度のもの
がえられる。 本発明の原理を明確ならしめるため、ｈ桁の２
進整数Ｘ、Ｙを考え、その商Ｘ／Ｙを指定された
誤差以内で高速に求めることを考える。 １／ＹすなわちＹの逆数は一般に、 １／Ｙ＝．b-1b-2……ｂ-h…… (1) のように小数で表わされる。ここでb-1などは１
か０の記号である。したがつて Ｘ／Ｙ＝Ｘ・（．b-1b-2b-3……ｂ-h……） (2) 上式の右辺の乗算でＸ／Ｙの商に近似する値の
〓〓〓〓
数を求めるには括項内のビツト数を多数とらなけ
ればならない。いまこれをｈ桁で打切つたとする
と、Ｘがｈ桁で Ｘ／ＹＸ・（．b-1b-2……ｂ-h+1ｂ-h） ＝ｑh-1）……q0・q-1……ｑ-h (3) となる。この場合の誤差はｑ-h以下が無限につづ
いてすべてのビツトが１とするときの誤差は １／２ｈ＋１〔１＋１／２＋１／２２＋……〕＝１／２
ｈ＋１〔１／ （１１／２）〕＝１／２ｈ (4) とＸと省略しなかつた場合に生ずる積の加算のた
め小数点下ｈ桁に桁上げを生じる可能性があるか
ら、上記の値とこの桁上げの和で１／２ｈ＋１／２ｈ＝
１／２ｈ−１す なわちｈ−１桁の数だけの誤差をおこりうる最大
限のものである。ｈ＝８の場合、誤差は1/128以
内であることがわかる。しかし一般にこの程度の
精度では不充分であるので、１より大きい整数Ｎ
を考えて １／Ｙ＝．b-1b-2……ｂ-h……ｂ-2h…… ｂ-Nh (5) で与えられる近似等式を考えると、 ２Nh／Ｙb-1b-2……ｂ-h……ｂ-Nh (6) が成立し、一つのＹに対して、右辺のビツトパタ
ーンはただ一つ決まるので、一つの整数Ｙ（ｈ
桁）に対するNh桁の整数b-1……ｂ-Nhは変換と
見做される。この変換を除数変換という。ｈを４
の倍数とするとき、４ビツトパターンが表示され
ることは周知のことである。たとえば16進数のＡ
＝1010、Ｂ＝1011、Ｃ＝1100、Ｄ＝1101、Ｅ＝
1110、Ｆ＝1111である。ニブルの16進表示をｈ-i
とかくと、上の変換式(6)は ２Nh／Ｙh-1h-2……ｈ-Nh/4 (7) したがつて Ｘ／Ｙ（Ｘ）・（h-1h-2……ｈ-Nh/4） ×２-Nh (8) の（Ｘ）・（h-1h-2……ｈ-Nb/4）は整数の乗算と
なるが、このままでは（h-1h-2……ｈ-Nh/4）の
桁数が尨大となり、ｈ×ｈ桁の２進高速乗算装置
に適用できないし、変換数を記憶する記憶装置の
データビツト長が極めて長くなる。 いまｈ＝８とするとｈ-iはニブルだから、(8)の
右辺をＱとおくと Ｑ＝（Ｘ）・（h-1h-2）２-h＋（Ｘ）・（h-3h-4）２-2h＋（Ｘ）・（h-5h-6）２-3h ＋……＋（Ｘ）・（ｈ-Nh/4+1ｈ-Nh/4）２-Nh (9) のような積の数列の和となる。Ｑは商の極めて近
似度の高いものである。ｈ＝16の場合は（Ｘ）
（h-1h-2h-3h-4）２-h＋……のような展開が行な
える。（Ｘ）・（ｈ-iｈ-i-1）はｈが８のときバイト
の整数のｈ×ｈ乗算装置の出力として、2hビツ
トの積として与えられるから、除数Ｙを入力した
ときに、（h-1h-2）、……（ｈ-Nh/4+1ｈ-Nh/4）
を同時に出力される変換装置があればこれらの積
はＮ個の乗算装置の出力に同時に出力される。そ
れぞれの積をＰi（ｉ＝１、……Ｎ）とすると、 Ｑ＝P12-h＋P22-2h＋P32-3h＋…… ＋ＰN２-Nh (10) のように与えられる。2h桁の積P1の上位ｈ桁、
下位ｈ桁の部分に分けＰiH、ＰiLとすると、 Ｑ＝Ｐ1H＋（Ｐ1L＋Ｐ2H）２-h＋（Ｐ2L＋Ｐ3H）２-2h＋（Ｐ3L＋Ｐ4H）２-3h＋…… ＋（Ｐ(N-L)L＋ＰNH）２-(N-1)h＋ＰNL２-Nh (11) の形となり、上式の各桁の加算が可能となるが、
下の桁からの加算時の桁上りを考慮した加算が必
要である。たとえばＰ2L＋Ｐ3Hの加算で、Ｐ3iH、
Ｐ2iLはいづれもｈビツトだから、下の桁からの
桁上りを考えて加算器に加えると、小数点以下ｈ
＋１ビツトから2hビツトまでの和ビツトを与
え、これは商のｈ＋１ビツトから2hビツト（小
数点下の）を与えるが、この加算で桁上りがあれ
ばＰ1L＋Ｐ2Hの加算に加えなければならない。第
１図は上記原理を示す。 以上のことから商はCoを桁上りの記号とする
と、 のように１段のみのＮ個のｈビツトの２進加算器
の列の和ビツトの列として直ちにえられる。これ
らの加算器は桁上出力線が上の桁の加算器の桁上
入力線に連結されていることが必要である。一般
〓〓〓〓
に２進のｈ桁数A1、……ＡMがあるとき、A1＋A2
＋……ＡMのようなＭ個の数の和を求める演算に
は、加算器は同時には２数しか加算できないの
で、Ｍ−１段の加算器を必要とする。したがつて
加算時間が増大する。 しかるに本発明装置では乗算器の積出力を上記
のように分割することにより２個の数の和のみを
求めればよいから、ただ１段の加算器の例での並
列加算を可能とし、除算における加算時間は著し
く短縮され、高速演算が実施される。 最下位の商は最下位の乗算装置の積の下位桁の
分ＰNLで、これにより上の桁の商は加算器の和ビ
ツトで与えられ、これらのビツトをそれぞれの商
レジスタＱiに移すことによつて、 Ｑ＝Ｑi△Q2Q3……ＱNＱN+1 （13） 商レジスタQ1には商の整数部がおかれ、Q2，
Q3，……，ＱNは小数部を与える和ビツトがおか
れ、ＱNにはＰNLがおかれる。これらのレジスタ
はいづれもｈビツトのものである。 上記のようにしてえられたＱの誤差は設定整数
Ｎが大きいほど小さくなるが、誤差の最大限の値
は、ｈ桁の被除数、除数の除算において上記装置
においては1/2(N-1)h-1以内である。たとえばｈ
＝８、Ｎ＝３の場合1/215以内に誤差がある。そ
の理由は小数点以下（Ｎ−１）ｈ桁以下の商のビ
ツトがすべて１であると、これらのビツトの数値
の和として、 〔1/2(N-1)h-1〕〔１＋１／２＋１／２２＋……〕 ＝1/2(N-1)h （14） また真の商はＮを無限に大きくしたときでこの
とき上記のような加算が無限にくりかえされたと
き、設定値をあるＮにしたとき、１段のＮ個の加
算器の列の最後の加算器の桁上げ入力に桁上げビ
ツトが入ることがありうる。このビツトの値は最
後の加算器の桁が小数点以下Ｎ−２桁とＮ−１桁
であるから、1/2(N-1)hである。したがつて前記
数との和1/2(N-1)h＋1/2(N-1)h＝1/2(N-1)h-1がお
こりうる誤差の最大限界を与える。 以上のように高速で高精度の除算演算装置は電
子装置によつて実施できるが、ここで手計算によ
る例を示す。 例： 235/13(10) Ｘ＝235(10)、Ｙ＝13(10)、ｈ＝８、Ｎ＝３とす
る。参考の表１より、除数Ｙの変換数は
13B13B(H)である。数の下のそえ字の(10)は10進
数、(H)は16進数を示す。方式実施の場合はすべて
２進数である。変換数は（13）、（B1）、（3B）の
ように分解されて変換装置のＹの番地の記録され
ている。まず下の桁の積P3を求める。 P3＝（Ｘ）・（3B）(H)＝（235）(10)（59）(10) ＝13865(10)＝3629(H) 積の分割；Ｐ3H＝36、Ｐ3L＝〓（→Ｑの最下位
８桁） つぎの上の桁の積P2を求める。 P2＝（Ｘ）(H)・（B1）(H)＝（235）(10) ・（177）(10)＝41595(10)＝A27B(H) 積の分割；Ｐ2H＝A2(H)、Ｐ2L＝7B(H) つぎの上の桁の積P1は P1＝（Ｘ）(H)・（13）(H)＝（235）(10)（19）(10) ＝4465(10)＝1171(H) 積の分割；Ｐ1H＝11(H)、Ｐ1L＝71(H) 加算； Ｐ2L＋Ｐ3H＝7B(H)＋36(H)＝〓(H)桁上なしCo＝
０ Ｐ1L＋Ｐ2H＋Co＝71(H)＋A2(H)＝〓(H)桁上あり Co＝１ Ｐ1H＋Co＝11＋１＝〓(H) したがつて商Ｑは Ｑ＝12△13B129(H)＝18.07692〓18(10) △は小数点の位置を示す。10進での手計算でＱ
＝18.07692〓３(10)となり小数点下５桁まで一致し
ている。 超高速除算装置 ｈ桁の被除数Ｘと除数Ｙを与えて、商の精度を
予め与える正整数Ｎを設定し、極めて高速な除算
を実施する装置であつて、除数ＹをNh桁の変換
整数に変換する手続をまず行つておいて、この
Nh桁の変換数を再びｎ桁のＮ個の変換数に順に
分けて、除数Ｙの番地に記憶する読取り専用記憶
装置（以下ROMという）に記憶させておき、こ
れらのROMをROM1、……ROMNとすると、こ
れらの変換ROMは本装置の一つの構成部であ
る。変換ROMの番地入力はすべて共通に除数Ｙ
をおく番地線に接続されて、ある除数値のｈビツ
ト２進数をおくと、各ROMの出力には同時に
別々に分割変換整数が現われる。これらの出力線
〓〓〓〓
を各ROMに対して一対一で対応する乗算装置を
もうけ、その一方の入力に接続しておくことを特
徴とする。したがつて乗算装置はＮ個であり、他
方の入力はすべて共通に被除数をおく線に接続さ
れる。したがつて被除数、除数を入力すると、Ｎ
個の乗算装置には同時に被除数Ｘと除数の分割変
換数（h-1h-2）、……（ｈ-Nh+1、ｈ-Nh）とが入
力されるので、Ｎ個の乗算装置がほぼ同じ乗算時
間をもつとき、出力にはほぼ同時に、別々に積
P1，P2，……ＰNが出力される。乗算装置はｈ桁
×ｈ桁のものとすると、積は2h桁で、上位ｈ桁
と下位ｈ桁に分けられて、Ｐ1H，Ｐ1L；……；Ｐ
NH，ＰNLとすると、ｊ＝１、２、……Ｎとして、
ｊ番目の乗算装置の上位の積ＰjHとｊ−１番目の
乗算器の下位の積Ｐj-1Lとを加える演算をそれぞ
れ出力線をｈ桁加算器の被加数、加数端子に接続
して実行させることができる。加算器をＮ個直列
にならべ、その桁上げ出力が上桁の加算器の桁入
入力になるように接続して、Ｐj-1L＋ＰjH（ただ
しＰ0L＝０とする）の形の加算を並列に１段で実
行することができる。この加算器列のそれぞれの
和ビツトは商のビツトを与えるので、それぞれの
和出力をレジスタにおけば、これらのレジスタは
商レジスタで、除算の結果の商がえられる。な
お、上記ＰNLは加算されずそのまま商の最下位を
与え、加算器のｊ＝１番はＰ1Hを一方の入力端に
接続し、他方の入力端はすべて０に保ち、下の桁
の加算器からの桁上りを待つて和ビツトが出力さ
れ、商の整数部を与える。 第２図は上記超高速除算装置のＮ＝３の場合の
構成図である。１，２，３は並列に動作する同じ
乗算装置で、一方の入力には共通にｈ桁の被除数
が印加される。これらの乗算装置は本発明装置の
第１の構成部である。４，５，６は乗算装置のそ
れぞれと対をなす除数変換装置でROMが同等の
論理回路によつて構成される。ROMの場合には
除数Ｙの番地に４，５，６の順に２進ｈ桁の分割
変換数が書込まれている。これらのROMの入力
番地線は共通で除数Ｙが入力されると、ROMの
アクセス時間ＴRACの後に４，５，６の出力線上
に同時に分割変換数が出力され、対をなす乗算装
置の他方の入力端子に同時に加わり、乗算時間Ｔ
Mの後に１，２，３の乗算装置の出力に2h桁の積
P1，P2，P3をほぼ同時に出力する。これを図のよ
うに上下の桁の出力線に分けて、Ｐ1H，Ｐ1L；Ｐ
2H，Ｐ2L；Ｐ3H，Ｐ3Lのように分けて取出す。第
２図の７，８，９はｈ桁の２進加算器の列で、加
算器の被加数、加数端子にＰ2L，Ｐ3H；Ｐ1L，Ｐ2
Ｈ；０、Ｐ1Hの組の線を９，８，７の順に接続
し、加算器の桁上出力と入力の線は図のように接
続されているとき、加算時間ＴADDの後に７，
８，９の加算器の出力として現われる和ビツトの
列は商を与える。ｈ桁の各々の和ビツトは商レジ
スタ１０，１１，１２におかれ、乗算装置３の下
位積出力Ｐ3Lの線は商レジスタ１３に接続する
と、商は１０，１１，１２，１３のレジスタにえ
られ、１０のレジスタの内容は商の整数部を与え
る。１１，１２，１３は商の小数部を与える。 上記除算時間をＴDIVとすると、 ＴDIV＝ＴRAC＋ＴM＋ＴADD Ｎを大きくして商の精度を高める場合でもＴRA
ＣとＴMは変らず、ＴADDはやや増加するが、その
ような場合には先見桁上法などを用いればＴADD
は小さい値におさえられる。TTLを用いる場合
のＴRAC，ＴM，ＴADDのＮ＝３程度の場合の代表
的な値をＴRAC＝20ns、ＴM＝70ns、ＴADD＝30ns
とすると、ＴDIV＝120nsとなり極めて高速な除
算を実行できる。前述のように本装置は完全に非
同期式動作で実施でき、とくに乗算装置として先
願の「複数法形高速乗算方式；出願番号54−
067495」を用いるとき、乗算装置は非同期、高速
でｈ×ｈ桁の乗算において出力積の上位、下位の
桁の線に別々上位下位の積が出力されるので本装
置によく適合する。また加算装置の部分は本装置
では１段の加算器の列で構成され、並列加算方式
であるから他の多段加算の方式に比較して加算時
間がみじかい。上記のごとく、本超高速除算装置
は除数変換装置、乗算装置、加算装置の並列的な
結合によつて構成されることにより高精度、高速
の除算を非同期的に安定に実施できることを特徴
とする。 順次形高速除算装置 １個の高速乗算装置を用い、精度を指定する整
数Ｎ回の繰返し演算によつて前記発明装置と同等
の商をうる装置である。 被除数Ｘ、除数Ｙをそれぞれ２進のｈ桁とし、
乗算装置もｈ桁×ｈ桁の２進乗算を実施するもの
とする。乗算装置の一方の入力には被除数Ｘが印
〓〓〓〓
加される。いつぽう除数ＹはNh桁の変換数に変
換され、ｈ桁のＮ個の変換数に分割されて、除数
Ｙで指定される番地に記憶させて作られるＮ個の
除数変換装置の出力線は共通に結ばれて乗算装置
の他方の入力端に接続され、除数Ｙはまず出力切
換装置（デマルチプレクサ）によつて、低い桁の
分割変換数の変換装置に入力されると、乗算装置
の他方の入力には当該変換数が入力され、乗算時
間後に出力に積ＰNが現われ、上下桁に分かれ、
ＰNH，ＰNLとなり、出力切換装置によつてＰNHは
加算器の列の最下位の加算器の加数端子に加えら
れる。次に除数Ｙの出力切換装置によつて次の桁
の分割変数が乗算装置に入力され、ＰN-1が出力
されＰN-1HＰN-1Lに分かれ、出力切換装置によつ
て最下位の一つ上の加算器と最下位の加算器の一
方の入力に加わり、ここで最下位の加算器の和ビ
ツトが出力されて商の最下位の上のｈビツトを与
える。なお最下位の商のｈビツトはＰNLで与えら
れる。このように順次入力側、出力側の出力切換
装置（デマルチプレクサ）を切換えることによつ
て、商を下の桁の方から順次うる装置である。加
算器の列は１段であり、桁上げの出入力端子は加
算器の間で連結している。本装置では加算時間Ｔ
ADDは小さいが、除算時間ＴDIVは ＴDIV＝Ｎ（ＴRAC＋ＴM＋ＴADD） となり、前記発明装置より大きくなる。第３図は
Ｎ＝３の場合の装置の構成図を示す。１は乗算装
置を示し、被除数Ｘは直接一方の入力に印加さ
れ、除数Ｙは２の出力切換装置によりS1，S2，S3
の順に出力が切換えられ、３，４，５は除数の分
割変換装置で、除数が番地入力されると当該分割
変換数が出力され、１の他方の入力に印加され、
積出力ＰH，ＰLを出力し、６，７は出力側にある
出力切換装置で、出力はS1′、S2′、S3′の順に同時
に切換えられて、加算器８，９，１０の入力端に
図示のように順次に接続されて加算が実行され、
和ビツトは１１，１２，１３の商レジスタにおか
れ、S1′の出力は商の最下位のｈ桁レジスタ１４
におかれる。１５，１６，１７は前記出力切換装
置２，６，７の出力端子をえらぶ選択制御入力端
子を示す。 第４図は第３図の場合のタイミングを示す時間
図で、ｔ1-1〜ｔ2-1で第１回の演算が終り、ｔ2-1
〜ｔ3-1で第２回、ｔ3-1〜ｔ4-1で第３回が終り順
次式除算装置でＮ＝３の場合の商はここで完全に
商レジスタの上にえられる。なお商レジスタ１１
には商の整数部がおかれる。 以上説明したごとく、本発明によると、除算が
乗算と加算に変換され、ROM、乗算器、加算器
によりすべての動作は自動的に高速に実施され、
誤差の範囲が明確に示された結果をうる。なお複
雑多数桁の除算も本装置を基本モジユールとして
実施できる。 ８ビツト除算装置で、Ｎ＝３の精度、並列超高
速形で実施する場合、乗算装置に先願の「複数法
高速乗算方式；出願番号54−067495」を用いると
きの所要のROMは256バイトのものが15個で3840
バイトとなり、４ビツト加算器が30個必要で、こ
の他に除数数が０のときの対数等にわづかの論理
ゲートを必要とする。 末尾の表１はｈ＝８、Ｎ＝３の場合の除数変換
の表である。
を実施する装置に関するものである。 従来除算方式は基本的には減算と桁送りの反復
によつて行なわれ、引き過ぎおよび剰余の処理が
必要である。現在主として引き放し法が多く用い
られ、この方法は各桁に対して高々１回の加算あ
るいは減算のみを必要とし、負数も２の補数表示
をすることにより実施できる。しかし２進数表示
数の桁数だけの多数回の加減算を必要とし除算の
高速化が困難であつて、一般電子計算機およびデ
イジタル処理システムにおける２進数の四則演算
において除算は最も多くの時間を要する。除算を
高速化するため除数の逆数をとる方法も考案され
たが逆数の近似数より、逐次近似の反復計算を必
要とし充分な高速の除算が行われない。 従つて本発明は従来の技術の上記欠点を改善す
るもので、誤差の極めて少ない高速除算装置を提
供することを目的とし、その特徴は２進数除数変
換と変換数の分割による逐次繰返し演算のない高
速除算の原理にもとづくもので、高速乗算装置、
２進数除算変換装置、２進数加算装置を基本構成
部として構成され、除算結果の精度は設定され、
演算速度は乗算速度よりやや低下する程度のもの
がえられる。 本発明の原理を明確ならしめるため、ｈ桁の２
進整数Ｘ、Ｙを考え、その商Ｘ／Ｙを指定された
誤差以内で高速に求めることを考える。 １／ＹすなわちＹの逆数は一般に、 １／Ｙ＝．b-1b-2……ｂ-h…… (1) のように小数で表わされる。ここでb-1などは１
か０の記号である。したがつて Ｘ／Ｙ＝Ｘ・（．b-1b-2b-3……ｂ-h……） (2) 上式の右辺の乗算でＸ／Ｙの商に近似する値の
〓〓〓〓
数を求めるには括項内のビツト数を多数とらなけ
ればならない。いまこれをｈ桁で打切つたとする
と、Ｘがｈ桁で Ｘ／ＹＸ・（．b-1b-2……ｂ-h+1ｂ-h） ＝ｑh-1）……q0・q-1……ｑ-h (3) となる。この場合の誤差はｑ-h以下が無限につづ
いてすべてのビツトが１とするときの誤差は １／２ｈ＋１〔１＋１／２＋１／２２＋……〕＝１／２
ｈ＋１〔１／ （１１／２）〕＝１／２ｈ (4) とＸと省略しなかつた場合に生ずる積の加算のた
め小数点下ｈ桁に桁上げを生じる可能性があるか
ら、上記の値とこの桁上げの和で１／２ｈ＋１／２ｈ＝
１／２ｈ−１す なわちｈ−１桁の数だけの誤差をおこりうる最大
限のものである。ｈ＝８の場合、誤差は1/128以
内であることがわかる。しかし一般にこの程度の
精度では不充分であるので、１より大きい整数Ｎ
を考えて １／Ｙ＝．b-1b-2……ｂ-h……ｂ-2h…… ｂ-Nh (5) で与えられる近似等式を考えると、 ２Nh／Ｙb-1b-2……ｂ-h……ｂ-Nh (6) が成立し、一つのＹに対して、右辺のビツトパタ
ーンはただ一つ決まるので、一つの整数Ｙ（ｈ
桁）に対するNh桁の整数b-1……ｂ-Nhは変換と
見做される。この変換を除数変換という。ｈを４
の倍数とするとき、４ビツトパターンが表示され
ることは周知のことである。たとえば16進数のＡ
＝1010、Ｂ＝1011、Ｃ＝1100、Ｄ＝1101、Ｅ＝
1110、Ｆ＝1111である。ニブルの16進表示をｈ-i
とかくと、上の変換式(6)は ２Nh／Ｙh-1h-2……ｈ-Nh/4 (7) したがつて Ｘ／Ｙ（Ｘ）・（h-1h-2……ｈ-Nh/4） ×２-Nh (8) の（Ｘ）・（h-1h-2……ｈ-Nb/4）は整数の乗算と
なるが、このままでは（h-1h-2……ｈ-Nh/4）の
桁数が尨大となり、ｈ×ｈ桁の２進高速乗算装置
に適用できないし、変換数を記憶する記憶装置の
データビツト長が極めて長くなる。 いまｈ＝８とするとｈ-iはニブルだから、(8)の
右辺をＱとおくと Ｑ＝（Ｘ）・（h-1h-2）２-h＋（Ｘ）・（h-3h-4）２-2h＋（Ｘ）・（h-5h-6）２-3h ＋……＋（Ｘ）・（ｈ-Nh/4+1ｈ-Nh/4）２-Nh (9) のような積の数列の和となる。Ｑは商の極めて近
似度の高いものである。ｈ＝16の場合は（Ｘ）
（h-1h-2h-3h-4）２-h＋……のような展開が行な
える。（Ｘ）・（ｈ-iｈ-i-1）はｈが８のときバイト
の整数のｈ×ｈ乗算装置の出力として、2hビツ
トの積として与えられるから、除数Ｙを入力した
ときに、（h-1h-2）、……（ｈ-Nh/4+1ｈ-Nh/4）
を同時に出力される変換装置があればこれらの積
はＮ個の乗算装置の出力に同時に出力される。そ
れぞれの積をＰi（ｉ＝１、……Ｎ）とすると、 Ｑ＝P12-h＋P22-2h＋P32-3h＋…… ＋ＰN２-Nh (10) のように与えられる。2h桁の積P1の上位ｈ桁、
下位ｈ桁の部分に分けＰiH、ＰiLとすると、 Ｑ＝Ｐ1H＋（Ｐ1L＋Ｐ2H）２-h＋（Ｐ2L＋Ｐ3H）２-2h＋（Ｐ3L＋Ｐ4H）２-3h＋…… ＋（Ｐ(N-L)L＋ＰNH）２-(N-1)h＋ＰNL２-Nh (11) の形となり、上式の各桁の加算が可能となるが、
下の桁からの加算時の桁上りを考慮した加算が必
要である。たとえばＰ2L＋Ｐ3Hの加算で、Ｐ3iH、
Ｐ2iLはいづれもｈビツトだから、下の桁からの
桁上りを考えて加算器に加えると、小数点以下ｈ
＋１ビツトから2hビツトまでの和ビツトを与
え、これは商のｈ＋１ビツトから2hビツト（小
数点下の）を与えるが、この加算で桁上りがあれ
ばＰ1L＋Ｐ2Hの加算に加えなければならない。第
１図は上記原理を示す。 以上のことから商はCoを桁上りの記号とする
と、 のように１段のみのＮ個のｈビツトの２進加算器
の列の和ビツトの列として直ちにえられる。これ
らの加算器は桁上出力線が上の桁の加算器の桁上
入力線に連結されていることが必要である。一般
〓〓〓〓
に２進のｈ桁数A1、……ＡMがあるとき、A1＋A2
＋……ＡMのようなＭ個の数の和を求める演算に
は、加算器は同時には２数しか加算できないの
で、Ｍ−１段の加算器を必要とする。したがつて
加算時間が増大する。 しかるに本発明装置では乗算器の積出力を上記
のように分割することにより２個の数の和のみを
求めればよいから、ただ１段の加算器の例での並
列加算を可能とし、除算における加算時間は著し
く短縮され、高速演算が実施される。 最下位の商は最下位の乗算装置の積の下位桁の
分ＰNLで、これにより上の桁の商は加算器の和ビ
ツトで与えられ、これらのビツトをそれぞれの商
レジスタＱiに移すことによつて、 Ｑ＝Ｑi△Q2Q3……ＱNＱN+1 （13） 商レジスタQ1には商の整数部がおかれ、Q2，
Q3，……，ＱNは小数部を与える和ビツトがおか
れ、ＱNにはＰNLがおかれる。これらのレジスタ
はいづれもｈビツトのものである。 上記のようにしてえられたＱの誤差は設定整数
Ｎが大きいほど小さくなるが、誤差の最大限の値
は、ｈ桁の被除数、除数の除算において上記装置
においては1/2(N-1)h-1以内である。たとえばｈ
＝８、Ｎ＝３の場合1/215以内に誤差がある。そ
の理由は小数点以下（Ｎ−１）ｈ桁以下の商のビ
ツトがすべて１であると、これらのビツトの数値
の和として、 〔1/2(N-1)h-1〕〔１＋１／２＋１／２２＋……〕 ＝1/2(N-1)h （14） また真の商はＮを無限に大きくしたときでこの
とき上記のような加算が無限にくりかえされたと
き、設定値をあるＮにしたとき、１段のＮ個の加
算器の列の最後の加算器の桁上げ入力に桁上げビ
ツトが入ることがありうる。このビツトの値は最
後の加算器の桁が小数点以下Ｎ−２桁とＮ−１桁
であるから、1/2(N-1)hである。したがつて前記
数との和1/2(N-1)h＋1/2(N-1)h＝1/2(N-1)h-1がお
こりうる誤差の最大限界を与える。 以上のように高速で高精度の除算演算装置は電
子装置によつて実施できるが、ここで手計算によ
る例を示す。 例： 235/13(10) Ｘ＝235(10)、Ｙ＝13(10)、ｈ＝８、Ｎ＝３とす
る。参考の表１より、除数Ｙの変換数は
13B13B(H)である。数の下のそえ字の(10)は10進
数、(H)は16進数を示す。方式実施の場合はすべて
２進数である。変換数は（13）、（B1）、（3B）の
ように分解されて変換装置のＹの番地の記録され
ている。まず下の桁の積P3を求める。 P3＝（Ｘ）・（3B）(H)＝（235）(10)（59）(10) ＝13865(10)＝3629(H) 積の分割；Ｐ3H＝36、Ｐ3L＝〓（→Ｑの最下位
８桁） つぎの上の桁の積P2を求める。 P2＝（Ｘ）(H)・（B1）(H)＝（235）(10) ・（177）(10)＝41595(10)＝A27B(H) 積の分割；Ｐ2H＝A2(H)、Ｐ2L＝7B(H) つぎの上の桁の積P1は P1＝（Ｘ）(H)・（13）(H)＝（235）(10)（19）(10) ＝4465(10)＝1171(H) 積の分割；Ｐ1H＝11(H)、Ｐ1L＝71(H) 加算； Ｐ2L＋Ｐ3H＝7B(H)＋36(H)＝〓(H)桁上なしCo＝
０ Ｐ1L＋Ｐ2H＋Co＝71(H)＋A2(H)＝〓(H)桁上あり Co＝１ Ｐ1H＋Co＝11＋１＝〓(H) したがつて商Ｑは Ｑ＝12△13B129(H)＝18.07692〓18(10) △は小数点の位置を示す。10進での手計算でＱ
＝18.07692〓３(10)となり小数点下５桁まで一致し
ている。 超高速除算装置 ｈ桁の被除数Ｘと除数Ｙを与えて、商の精度を
予め与える正整数Ｎを設定し、極めて高速な除算
を実施する装置であつて、除数ＹをNh桁の変換
整数に変換する手続をまず行つておいて、この
Nh桁の変換数を再びｎ桁のＮ個の変換数に順に
分けて、除数Ｙの番地に記憶する読取り専用記憶
装置（以下ROMという）に記憶させておき、こ
れらのROMをROM1、……ROMNとすると、こ
れらの変換ROMは本装置の一つの構成部であ
る。変換ROMの番地入力はすべて共通に除数Ｙ
をおく番地線に接続されて、ある除数値のｈビツ
ト２進数をおくと、各ROMの出力には同時に
別々に分割変換整数が現われる。これらの出力線
〓〓〓〓
を各ROMに対して一対一で対応する乗算装置を
もうけ、その一方の入力に接続しておくことを特
徴とする。したがつて乗算装置はＮ個であり、他
方の入力はすべて共通に被除数をおく線に接続さ
れる。したがつて被除数、除数を入力すると、Ｎ
個の乗算装置には同時に被除数Ｘと除数の分割変
換数（h-1h-2）、……（ｈ-Nh+1、ｈ-Nh）とが入
力されるので、Ｎ個の乗算装置がほぼ同じ乗算時
間をもつとき、出力にはほぼ同時に、別々に積
P1，P2，……ＰNが出力される。乗算装置はｈ桁
×ｈ桁のものとすると、積は2h桁で、上位ｈ桁
と下位ｈ桁に分けられて、Ｐ1H，Ｐ1L；……；Ｐ
NH，ＰNLとすると、ｊ＝１、２、……Ｎとして、
ｊ番目の乗算装置の上位の積ＰjHとｊ−１番目の
乗算器の下位の積Ｐj-1Lとを加える演算をそれぞ
れ出力線をｈ桁加算器の被加数、加数端子に接続
して実行させることができる。加算器をＮ個直列
にならべ、その桁上げ出力が上桁の加算器の桁入
入力になるように接続して、Ｐj-1L＋ＰjH（ただ
しＰ0L＝０とする）の形の加算を並列に１段で実
行することができる。この加算器列のそれぞれの
和ビツトは商のビツトを与えるので、それぞれの
和出力をレジスタにおけば、これらのレジスタは
商レジスタで、除算の結果の商がえられる。な
お、上記ＰNLは加算されずそのまま商の最下位を
与え、加算器のｊ＝１番はＰ1Hを一方の入力端に
接続し、他方の入力端はすべて０に保ち、下の桁
の加算器からの桁上りを待つて和ビツトが出力さ
れ、商の整数部を与える。 第２図は上記超高速除算装置のＮ＝３の場合の
構成図である。１，２，３は並列に動作する同じ
乗算装置で、一方の入力には共通にｈ桁の被除数
が印加される。これらの乗算装置は本発明装置の
第１の構成部である。４，５，６は乗算装置のそ
れぞれと対をなす除数変換装置でROMが同等の
論理回路によつて構成される。ROMの場合には
除数Ｙの番地に４，５，６の順に２進ｈ桁の分割
変換数が書込まれている。これらのROMの入力
番地線は共通で除数Ｙが入力されると、ROMの
アクセス時間ＴRACの後に４，５，６の出力線上
に同時に分割変換数が出力され、対をなす乗算装
置の他方の入力端子に同時に加わり、乗算時間Ｔ
Mの後に１，２，３の乗算装置の出力に2h桁の積
P1，P2，P3をほぼ同時に出力する。これを図のよ
うに上下の桁の出力線に分けて、Ｐ1H，Ｐ1L；Ｐ
2H，Ｐ2L；Ｐ3H，Ｐ3Lのように分けて取出す。第
２図の７，８，９はｈ桁の２進加算器の列で、加
算器の被加数、加数端子にＰ2L，Ｐ3H；Ｐ1L，Ｐ2
Ｈ；０、Ｐ1Hの組の線を９，８，７の順に接続
し、加算器の桁上出力と入力の線は図のように接
続されているとき、加算時間ＴADDの後に７，
８，９の加算器の出力として現われる和ビツトの
列は商を与える。ｈ桁の各々の和ビツトは商レジ
スタ１０，１１，１２におかれ、乗算装置３の下
位積出力Ｐ3Lの線は商レジスタ１３に接続する
と、商は１０，１１，１２，１３のレジスタにえ
られ、１０のレジスタの内容は商の整数部を与え
る。１１，１２，１３は商の小数部を与える。 上記除算時間をＴDIVとすると、 ＴDIV＝ＴRAC＋ＴM＋ＴADD Ｎを大きくして商の精度を高める場合でもＴRA
ＣとＴMは変らず、ＴADDはやや増加するが、その
ような場合には先見桁上法などを用いればＴADD
は小さい値におさえられる。TTLを用いる場合
のＴRAC，ＴM，ＴADDのＮ＝３程度の場合の代表
的な値をＴRAC＝20ns、ＴM＝70ns、ＴADD＝30ns
とすると、ＴDIV＝120nsとなり極めて高速な除
算を実行できる。前述のように本装置は完全に非
同期式動作で実施でき、とくに乗算装置として先
願の「複数法形高速乗算方式；出願番号54−
067495」を用いるとき、乗算装置は非同期、高速
でｈ×ｈ桁の乗算において出力積の上位、下位の
桁の線に別々上位下位の積が出力されるので本装
置によく適合する。また加算装置の部分は本装置
では１段の加算器の列で構成され、並列加算方式
であるから他の多段加算の方式に比較して加算時
間がみじかい。上記のごとく、本超高速除算装置
は除数変換装置、乗算装置、加算装置の並列的な
結合によつて構成されることにより高精度、高速
の除算を非同期的に安定に実施できることを特徴
とする。 順次形高速除算装置 １個の高速乗算装置を用い、精度を指定する整
数Ｎ回の繰返し演算によつて前記発明装置と同等
の商をうる装置である。 被除数Ｘ、除数Ｙをそれぞれ２進のｈ桁とし、
乗算装置もｈ桁×ｈ桁の２進乗算を実施するもの
とする。乗算装置の一方の入力には被除数Ｘが印
〓〓〓〓
加される。いつぽう除数ＹはNh桁の変換数に変
換され、ｈ桁のＮ個の変換数に分割されて、除数
Ｙで指定される番地に記憶させて作られるＮ個の
除数変換装置の出力線は共通に結ばれて乗算装置
の他方の入力端に接続され、除数Ｙはまず出力切
換装置（デマルチプレクサ）によつて、低い桁の
分割変換数の変換装置に入力されると、乗算装置
の他方の入力には当該変換数が入力され、乗算時
間後に出力に積ＰNが現われ、上下桁に分かれ、
ＰNH，ＰNLとなり、出力切換装置によつてＰNHは
加算器の列の最下位の加算器の加数端子に加えら
れる。次に除数Ｙの出力切換装置によつて次の桁
の分割変数が乗算装置に入力され、ＰN-1が出力
されＰN-1HＰN-1Lに分かれ、出力切換装置によつ
て最下位の一つ上の加算器と最下位の加算器の一
方の入力に加わり、ここで最下位の加算器の和ビ
ツトが出力されて商の最下位の上のｈビツトを与
える。なお最下位の商のｈビツトはＰNLで与えら
れる。このように順次入力側、出力側の出力切換
装置（デマルチプレクサ）を切換えることによつ
て、商を下の桁の方から順次うる装置である。加
算器の列は１段であり、桁上げの出入力端子は加
算器の間で連結している。本装置では加算時間Ｔ
ADDは小さいが、除算時間ＴDIVは ＴDIV＝Ｎ（ＴRAC＋ＴM＋ＴADD） となり、前記発明装置より大きくなる。第３図は
Ｎ＝３の場合の装置の構成図を示す。１は乗算装
置を示し、被除数Ｘは直接一方の入力に印加さ
れ、除数Ｙは２の出力切換装置によりS1，S2，S3
の順に出力が切換えられ、３，４，５は除数の分
割変換装置で、除数が番地入力されると当該分割
変換数が出力され、１の他方の入力に印加され、
積出力ＰH，ＰLを出力し、６，７は出力側にある
出力切換装置で、出力はS1′、S2′、S3′の順に同時
に切換えられて、加算器８，９，１０の入力端に
図示のように順次に接続されて加算が実行され、
和ビツトは１１，１２，１３の商レジスタにおか
れ、S1′の出力は商の最下位のｈ桁レジスタ１４
におかれる。１５，１６，１７は前記出力切換装
置２，６，７の出力端子をえらぶ選択制御入力端
子を示す。 第４図は第３図の場合のタイミングを示す時間
図で、ｔ1-1〜ｔ2-1で第１回の演算が終り、ｔ2-1
〜ｔ3-1で第２回、ｔ3-1〜ｔ4-1で第３回が終り順
次式除算装置でＮ＝３の場合の商はここで完全に
商レジスタの上にえられる。なお商レジスタ１１
には商の整数部がおかれる。 以上説明したごとく、本発明によると、除算が
乗算と加算に変換され、ROM、乗算器、加算器
によりすべての動作は自動的に高速に実施され、
誤差の範囲が明確に示された結果をうる。なお複
雑多数桁の除算も本装置を基本モジユールとして
実施できる。 ８ビツト除算装置で、Ｎ＝３の精度、並列超高
速形で実施する場合、乗算装置に先願の「複数法
高速乗算方式；出願番号54−067495」を用いると
きの所要のROMは256バイトのものが15個で3840
バイトとなり、４ビツト加算器が30個必要で、こ
の他に除数数が０のときの対数等にわづかの論理
ゲートを必要とする。 末尾の表１はｈ＝８、Ｎ＝３の場合の除数変換
の表である。
【表】
〓〓〓〓
【表】
【表】
〓〓〓〓
【表】
第１図は本発明装置の数学の援用原理をＮ＝３
の場合について示している。第２図は本発明装置
の並列、非同期的動作にもとづく乗算、加算、除
数変換部の構成を示す。第３図は順次形による乗
算、加算装置を用いた除算装置の基本構成を示
す。第４図は第３図の時間的な順序を示してい
る。 符号の説明、第１図、Ｐ1H，Ｐ1Lは乗算装置１
の上位、下位積。Coは加算の桁上げ。ＳH，ＳL
は和ビツト。第２図、１，２，３；乗算装置、
４，５，６：読取専用記憶装置、７，８，９；加
算器、１０，１１，１２，１３；商レジスタ、第
３図、１；乗算装置、２；入力側出力切換装置、
３，４，５；読取専用記憶装置、６，７，；出力
側出力切換装置、８，９，１０；加算器、１１，
１２，１３，１４；商レジスタ、１５，１６，１
７；出力切換装置の端子選択信号入力端子、第４
図、ＴRAC；読取専用装置アクセス時間（呼出し
時間）、ＴM；乗算時間、ＴA；加算時間。 〓〓〓〓
の場合について示している。第２図は本発明装置
の並列、非同期的動作にもとづく乗算、加算、除
数変換部の構成を示す。第３図は順次形による乗
算、加算装置を用いた除算装置の基本構成を示
す。第４図は第３図の時間的な順序を示してい
る。 符号の説明、第１図、Ｐ1H，Ｐ1Lは乗算装置１
の上位、下位積。Coは加算の桁上げ。ＳH，ＳL
は和ビツト。第２図、１，２，３；乗算装置、
４，５，６：読取専用記憶装置、７，８，９；加
算器、１０，１１，１２，１３；商レジスタ、第
３図、１；乗算装置、２；入力側出力切換装置、
３，４，５；読取専用記憶装置、６，７，；出力
側出力切換装置、８，９，１０；加算器、１１，
１２，１３，１４；商レジスタ、１５，１６，１
７；出力切換装置の端子選択信号入力端子、第４
図、ＴRAC；読取専用装置アクセス時間（呼出し
時間）、ＴM；乗算時間、ＴA；加算時間。 〓〓〓〓
Claims (1)
- 【特許請求の範囲】 １ ２進ｈ桁の正整数の被除数Ｘと２進ｈ桁の正
整数の除数Ｙを受け、商を得る除算装置におい
て、前記除数Ｙを受け、除算結果の商の精度を示
す２以上の正整数Ｎに対して、該除数Ｙの逆数を
小数点以下Nh桁で近似した小数を、２Nh倍した
Nh桁の正整数なる変換数を、上位桁より順にｈ
桁ずつ第１乃至第Ｎの変換数として出力する除数
変換装置（第２図の４，５，６）と；前記被除数
Ｘと前記第１乃至第Ｎの変換数をそれぞれ乗算し
て2h桁の積をそれぞれ出力する第１乃至第Ｎの
乗算装置（第２図の１，２，３）と；前記第１乃
至第Ｎの乗算装置の出力を受け、前記商を出力す
る商出力部（第２図の７〜１３）とを有すること
を特徴とする除数変換形高速除算装置。 ２ 前記Ｎが３以上である場合において、前記商
出力部は、前記第１乃至第Ｎの乗算装置に対応し
た第１乃至第Ｎの加算器を有し、前記第Ｎの加算
器（第２図の９）は、前記第Ｎの乗算装置の2h
桁の積出力のうちの上位ｈ桁と前記第（Ｎ−１）
の乗算装置の2h桁の積出力のうちの下位ｈ桁と
を加算するものであり、第ｉ（Ｎ＞ｉ＞１）の加
算器（第２図の８）は、第ｉの乗算装置の2h桁
の積出力のうちの上位ｈ桁と第（ｉ−１）の乗算
装置の2h桁の積出力のうちの下位ｈ桁と第（ｉ
＋１）の加算器の桁上げ出力とを加算するもので
あり、前記第１の加算器（第２図の７）は、前記
第１の乗算装置の2h桁の積出力のうちの上位ｈ
桁と前記第２の加算器の桁上げ出力とを加算する
ものであり、前記商出力部は、前記第Ｎの乗算装
置の2h桁の積出力のうちの下位ｈ桁と、前記第
１乃至第Ｎの加算器の出力とを基に前記商を出力
するものである特許請求の範囲第１項記載の除数
変換形高速除算装置。 ３ 前記Ｎが２である場合において、前記商出力
部は、前記第１及び第２の乗算装置に対応した第
１及び第２の加算器を有し、前記第２の加算器
は、前記第２の乗算装置の2h桁の積出力のうち
の上位ｈ桁と前記第１の乗算装置の2h桁の積出
力のうちの下位ｈ桁とを加算するものであり、前
記第１の加算器は、前記第１の乗算装置の2h桁
の積出力のうちの上位ｈ桁と前記第２の加算器の
桁上げ出力とを加算するものであり、前記商出力
部は、前記第２の乗算装置の2h桁の積出力のう
ちの下位ｈ桁と、前記第１及び第２の加算器の出
力とを基に前記商を出力するものである特許請求
の範囲第１項記載の除数変換形高速除算装置。 ４ 前記除数変換装置が、前記除数Ｙをアドレス
として入力するとそれぞれ前記第１乃至第Ｎの変
換数を出力する第１乃至第Ｎの読取り専用記憶装
置にて構成されている特許請求の範囲第１項記載
の除数変換形高速除算装置。 ５ ２進ｈ桁の正整数の被除数Ｘと２進ｈ桁の正
整数の除数Ｙを受け、除算結果の商の精度を示す
２以上の正整数Ｎに対して、該除数Ｙの逆数を小
数点以下Nh桁で近似した小数を、２Nh倍してNh
桁の正整数なる変換数に変換する除数変換装置
（第３図の３，４，５）と；該除数変換装置に、
〓〓〓〓
前記変換数を、下位桁より順にｈ桁ずつ第Ｎ乃至
第１の変換数として切換え出力させる入力側切換
装置（第３図の２）と；前記除数変換装置から出
力された第ｊ（Ｎ≧ｊ≧１）の変換数と前記被除
数Ｘとを順次乗算して上位ｈ桁がＰjH、下位ｈ桁
がＰjLからなる2h桁の積Ｐjを、第Ｎの積ＰNより
第１の積P1へ順次出力する乗算装置（第３図の
１）と；該乗算装置の出力を受け、前記商を出力
する商出力部（第３図の６〜１４）とを有するこ
とを特徴とする除数変換形高速除算装置。 ６ 前記Ｎが３以上である場合において、前記商
出力部は、前記第１乃至第Ｎの積P1乃至ＰNに対
応した第１乃至第Ｎの加算器を有し、前記第Ｎの
加算器（第３図の１０）は、前記乗算装置より最
初に出力される積ＰNの上位ｈ桁ＰNHと次に出力
される積Ｐ(N-1)の下位ｈ桁Ｐ(N-1)Lとを加算す
るためのものであり、第ｉ（Ｎ＞ｉ＞１）の加算
器（第３図の９）は、前記乗算装置より第ｉ番目
に出力される積Ｐ(N-i+1)の上位ｈ桁Ｐ(N-i+1)Hと
第（ｉ＋１）番目に出力される積Ｐ(N-i)の下位
ｈ桁Ｐ(N-i)Lと第（ｉ＋１）の加算器の桁上げ出
力とを加算するためのものであり、前記第１の加
算器（第３図の８）は、前記乗算装置より最後に
出力される積P1の上位ｈ桁Ｐ1Hと前記第２の加算
器の桁上げ出力とを加算するためのものであり、
前記商出力部は、更に、前記乗算装置の出力を前
記入力側切換装置と同期して前記第Ｎの加算器よ
り第１の加算器へ順次切換えて入力させる出力側
切換装置（第３図の６，７）を有し、前記商出力
部は、前記乗算装置よりの前記第Ｎの積ＰNの下
位ｈ桁ＰNLと、前記第１乃至第Ｎの加算器の出力
とを基に前記商を出力するものである特許請求の
範囲第５項記載の除数変換形高速除算装置。 ７ 前記Ｎが２である場合において、前記商出力
部は、前記第１及び第２の積P1及びP2に対応した
第１及び第２の加算器を有し、前記第２の加算器
は、前記乗算装置より最初に出力される。積P2の
上位ｈ桁Ｐ2Hと次に出力される積P1の下位ｈ桁Ｐ
1Lとを加算するためのものであり、前記第１の加
算器は、前記積P1の上位ｈ桁Ｐ1Hと前記第２の加
算器の桁上げ出力とを加算するためのものであ
り、前記商出力部は、更に、前記乗算装置の出力
を前記入力側切換装置と同期して前記第２の加算
器より第１の加算器へ順次切換えて入力させる出
力側切換装置を有し、前記商出力部は、前記乗算
装置よりの前記第２の積P2の下位ｈ桁Ｐ2Lと、前
記第１及び第２の加算器の出力とを基に前記商を
出力するものである特許請求の範囲第５項記載の
除数変換形高速除算装置。 ８ 前記除数変換装置が、前記除数Ｙをアドレス
として入力するとそれぞれ前記第１乃至第Ｎの変
換数を出力する第１乃至第Ｎの読取り専用記憶装
置にて構成されている特許請求の範囲第５項記載
の除数変換形高速除算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767079A JPS5633734A (en) | 1979-08-25 | 1979-08-25 | Divisor conversion type high-speed division system |
| US06/194,838 US4374427A (en) | 1979-08-25 | 1980-10-07 | Divisor transform type high-speed electronic division system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767079A JPS5633734A (en) | 1979-08-25 | 1979-08-25 | Divisor conversion type high-speed division system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5633734A JPS5633734A (en) | 1981-04-04 |
| JPS6135575B2 true JPS6135575B2 (ja) | 1986-08-13 |
Family
ID=14465016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767079A Granted JPS5633734A (en) | 1979-08-25 | 1979-08-25 | Divisor conversion type high-speed division system |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4374427A (ja) |
| JP (1) | JPS5633734A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4688186A (en) * | 1982-10-04 | 1987-08-18 | Honeywell Bull Inc. | Division by a constant by iterative table lookup |
| US4594680A (en) * | 1983-05-04 | 1986-06-10 | Sperry Corporation | Apparatus for performing quadratic convergence division in a large data processing system |
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| US4724529A (en) * | 1985-02-14 | 1988-02-09 | Prime Computer, Inc. | Method and apparatus for numerical division |
| US4860241A (en) * | 1986-10-30 | 1989-08-22 | Harris Corporation | Method and apparatus for cellular division |
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| US5274580A (en) * | 1990-03-21 | 1993-12-28 | Bull, S.A. | Method for calculating the inverse of a number, and computer for performing the method |
| US8688762B2 (en) * | 2011-02-22 | 2014-04-01 | Lsi Corporation | Iterative-division operations such as for header compression in packet-based communications |
| CN103137210A (zh) * | 2011-11-23 | 2013-06-05 | 鸿富锦精密工业（深圳）有限公司 | Ddr信号测试辅助治具 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1979
- 1979-08-25 JP JP10767079A patent/JPS5633734A/ja active Granted
-
1980
- 1980-10-07 US US06/194,838 patent/US4374427A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4374427A (en) | 1983-02-15 |
| JPS5633734A (en) | 1981-04-04 |
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