JPS5922981B2 - デジタル信号レベル制御回路 - Google Patents
デジタル信号レベル制御回路Info
- Publication number
- JPS5922981B2 JPS5922981B2 JP13422876A JP13422876A JPS5922981B2 JP S5922981 B2 JPS5922981 B2 JP S5922981B2 JP 13422876 A JP13422876 A JP 13422876A JP 13422876 A JP13422876 A JP 13422876A JP S5922981 B2 JPS5922981 B2 JP S5922981B2
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- JP
- Japan
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- digital
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/002—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル情報信号の表わす情報のレベル制御
を行なうデジタル信号レベル制御回路に関するものであ
る。
を行なうデジタル信号レベル制御回路に関するものであ
る。
従来、デジタル情報信号の表わす情報のレベルを制御し
て変化させるために、その情報レベルを変化させる例え
ば減衰量などのアナログ制御量をデジタル信号に変換し
たうえで、そのデジタル制御信号と入力デジタル情報信
号との乗算を行なつて出力デジタル情報信号を求めるに
あたつては、デジタル情報信号が表わす情報のあらゆる
値、例えば４ビットの２進数によつてデジタル情報信号
を構成した場合には２４とおりの値と、デジタル情報信
号の表わす制御量のあらゆる値、例えば同じく４ビット
の２進数によつてデジタル制御信号を構成した場合には
２４とおりの値とによつて、これらの値の組合わせによ
つて得られる被制御出力デジタル情報信号のあらゆる値
を記憶させてあるメモリーをアクセスし、それら被乗数
と乗数とのデジタル信号によつてアクセスしたアドレス
の記憶内容を被制御出力デジタル情報信号として読出す
方式、あるいは、デジタル情報信号およびデジタル制御
信号の各ビット信号をそれぞれ被乗数および乗数として
、それらの被乗数、乗数を記憶するレジスター、それら
の部分和を求める加算器、その加算出力の桁移動を行な
うためのシフトレジスター、乗算出力を記憶するレジス
ター等からなる乗算セルをそれぞれに用いて個々に乗算
を行ない、それらの乗算出力を加算して被制御出力デジ
タル情報信号として取出す方式などが行なわれていたが
、前者の方式では大容量のメモリー装置を必要とするの
で極めて高価となり、また、後者の方式では、それぞれ
複雑な構成の乗算セルを多数必要とするので全体の構成
が複雑となるうえに同じく高価となるなど、従来の方式
にはいずれも欠点があつた。
て変化させるために、その情報レベルを変化させる例え
ば減衰量などのアナログ制御量をデジタル信号に変換し
たうえで、そのデジタル制御信号と入力デジタル情報信
号との乗算を行なつて出力デジタル情報信号を求めるに
あたつては、デジタル情報信号が表わす情報のあらゆる
値、例えば４ビットの２進数によつてデジタル情報信号
を構成した場合には２４とおりの値と、デジタル情報信
号の表わす制御量のあらゆる値、例えば同じく４ビット
の２進数によつてデジタル制御信号を構成した場合には
２４とおりの値とによつて、これらの値の組合わせによ
つて得られる被制御出力デジタル情報信号のあらゆる値
を記憶させてあるメモリーをアクセスし、それら被乗数
と乗数とのデジタル信号によつてアクセスしたアドレス
の記憶内容を被制御出力デジタル情報信号として読出す
方式、あるいは、デジタル情報信号およびデジタル制御
信号の各ビット信号をそれぞれ被乗数および乗数として
、それらの被乗数、乗数を記憶するレジスター、それら
の部分和を求める加算器、その加算出力の桁移動を行な
うためのシフトレジスター、乗算出力を記憶するレジス
ター等からなる乗算セルをそれぞれに用いて個々に乗算
を行ない、それらの乗算出力を加算して被制御出力デジ
タル情報信号として取出す方式などが行なわれていたが
、前者の方式では大容量のメモリー装置を必要とするの
で極めて高価となり、また、後者の方式では、それぞれ
複雑な構成の乗算セルを多数必要とするので全体の構成
が複雑となるうえに同じく高価となるなど、従来の方式
にはいずれも欠点があつた。
本発明の目的は、上述した従来の欠点を除去し、構成が
簡単で安価に製造しうるようにしたデジタル信号レベル
制御回路を提供することにある。
簡単で安価に製造しうるようにしたデジタル信号レベル
制御回路を提供することにある。
すなわち、本発明デジタル信号レベル制御回路は、入力
デジタル情報信号とその入力デジタル情報信号が表わす
情報のレベルを制御するデジタル制御信号とにおけるそ
れぞれのビツト信号をそれぞれ入力してそれぞれの論理
積を得る複数個の論理積回路と、前記入力デジタル情報
信号におけるそれぞれのビツト信号のビツト順位と前記
デジタル制御信号におけるそれぞれのビツト信号のビツ
ト順位との和が等しい前記論理積をそれぞれ並列に入力
する前記入力デジタル情報信号のビツト数に等しい個数
のシフトレジスタと、それらのシフトレジスタの順次の
出力をそれぞれ直列に加算する加算器とを備え、前記シ
フトレジスタごとの加算の結果に桁上げを生じたときに
は前記ビツト順位の和が１だけ大きい前記論理積を入力
する前記シフトレジスタの前記加算の結果に桁上げ加算
をそれぞれ施して出力デジタル情報信号を形成すること
を特徴とするものである。以下図面を参照して本発明を
詳細に説明する。
デジタル情報信号とその入力デジタル情報信号が表わす
情報のレベルを制御するデジタル制御信号とにおけるそ
れぞれのビツト信号をそれぞれ入力してそれぞれの論理
積を得る複数個の論理積回路と、前記入力デジタル情報
信号におけるそれぞれのビツト信号のビツト順位と前記
デジタル制御信号におけるそれぞれのビツト信号のビツ
ト順位との和が等しい前記論理積をそれぞれ並列に入力
する前記入力デジタル情報信号のビツト数に等しい個数
のシフトレジスタと、それらのシフトレジスタの順次の
出力をそれぞれ直列に加算する加算器とを備え、前記シ
フトレジスタごとの加算の結果に桁上げを生じたときに
は前記ビツト順位の和が１だけ大きい前記論理積を入力
する前記シフトレジスタの前記加算の結果に桁上げ加算
をそれぞれ施して出力デジタル情報信号を形成すること
を特徴とするものである。以下図面を参照して本発明を
詳細に説明する。
本発明デジタル信号レベル制御回路は任意所望の桁数乃
至ビツト数に構成したデジタル情報信号のレベル制御に
ついても実施しうるが、被制御デジタル情報信号および
デジタル制御信号の双方をともに４ビツトのデジタル信
号とした場合における本発明回路の構成例を第１図に示
す。第１図示の構成においては、入力信号端子１に被匍
卿入力のデジタル情報信号を加えるが、その最上位ビツ
トＭＳＢをＡ３とし、引続く順位のビ．ツトをＡ２，Ａ
ｌとして、最下位ビツトＬＳＢをＡ。
至ビツト数に構成したデジタル情報信号のレベル制御に
ついても実施しうるが、被制御デジタル情報信号および
デジタル制御信号の双方をともに４ビツトのデジタル信
号とした場合における本発明回路の構成例を第１図に示
す。第１図示の構成においては、入力信号端子１に被匍
卿入力のデジタル情報信号を加えるが、その最上位ビツ
トＭＳＢをＡ３とし、引続く順位のビ．ツトをＡ２，Ａ
ｌとして、最下位ビツトＬＳＢをＡ。
とする。また、例えば直流電圧源に接続したポテンシオ
メータ一などからなり、入力デジタル情報信号が表わす
情報のレベルを制御すべき直流制御電圧などのアナログ
制御信号のレベルを所望の値５に設定するための手動フ
エダ一３からのアナログ制御信号をアナログ−デジタル
（Ａ−Ｄ）コンバーター２に供給して、同じく４ビツト
のデジタル信号に変換し、その各ビツトを最上位ビツト
ＭＳＢから最下位ビツトＬＳＢまで順にＢ３，Ｂ２，Ｂ
ｌ，４ＢＯとする。これら各４ビツト構成のデジタル情
報信号とデジタル制御信号の各ビツトをそれぞれ並列に
取出して図示のように組合わせ、ＡＮＤゲート回路８。
〜９にそれぞれ導く。すなわち、双方のデジタル信号の
各ビツトを上述のように表わした場合においては、それ
ぞれのビツトの表示記号のサフイツクスの数値の和が等
しくなる各ビツトの組合わせ毎に区分して、それらの各
区分をサフイツクスの数値の和の大きい順に配列した場
合における最上位、すなわち、図示の例では“６゜゛の
区分から順次に４区分を選んで、サフイツクスの数値の
和が゛６゛，゛５゛，“４”および゛３”となる双方の
デジタル信号の各ビツトをそれぞれ組合わせ、かつ、同
一和の区分内においてはデジタル情報信号におけるビツ
ト順位の逆の順序に配列して、図示のように、ＡＮＤゲ
ート回路８，から８。までに順次に導く。上述のように
区分して配列した双方のデジタル信号の各ビツトの組合
わせは第２図に示すようになる。
メータ一などからなり、入力デジタル情報信号が表わす
情報のレベルを制御すべき直流制御電圧などのアナログ
制御信号のレベルを所望の値５に設定するための手動フ
エダ一３からのアナログ制御信号をアナログ−デジタル
（Ａ−Ｄ）コンバーター２に供給して、同じく４ビツト
のデジタル信号に変換し、その各ビツトを最上位ビツト
ＭＳＢから最下位ビツトＬＳＢまで順にＢ３，Ｂ２，Ｂ
ｌ，４ＢＯとする。これら各４ビツト構成のデジタル情
報信号とデジタル制御信号の各ビツトをそれぞれ並列に
取出して図示のように組合わせ、ＡＮＤゲート回路８。
〜９にそれぞれ導く。すなわち、双方のデジタル信号の
各ビツトを上述のように表わした場合においては、それ
ぞれのビツトの表示記号のサフイツクスの数値の和が等
しくなる各ビツトの組合わせ毎に区分して、それらの各
区分をサフイツクスの数値の和の大きい順に配列した場
合における最上位、すなわち、図示の例では“６゜゛の
区分から順次に４区分を選んで、サフイツクスの数値の
和が゛６゛，゛５゛，“４”および゛３”となる双方の
デジタル信号の各ビツトをそれぞれ組合わせ、かつ、同
一和の区分内においてはデジタル情報信号におけるビツ
ト順位の逆の順序に配列して、図示のように、ＡＮＤゲ
ート回路８，から８。までに順次に導く。上述のように
区分して配列した双方のデジタル信号の各ビツトの組合
わせは第２図に示すようになる。
かかる区分配列における最上位ビツトＭＳＢはサフイツ
クスの和が゛６１となる１組、以下゛５゛゜となる２組
、“４゛となる３組および゛３”となる４組となる。こ
れら各区分の組合わせによるＡＮＤゲート回路８，〜。
からのＡＮＤゲート出力を各区分ごとに並列にシフトレ
ジスター４〜７の各段にそれぞれ導く。ここにシフトレ
ジスター４〜７は順次に１〜４ビツトの容量を有するも
のとする。なお、上述のＡ−Ｄコンバーター２およびシ
フトレジスター４〜７はいずれもクロツク発生器９から
のクロツクパルスＣＫによつてそれぞれ駆動され、また
、ＡＮＤゲート回路８９〜０からの上述した第２図示の
区分配列のＡＮＤゲート出力は同じくクロツク発生器９
からのロードパルスＬによつて一斉にシフトレジスター
４〜７にそれぞれロードされ、さらに、第２図示の区分
および配列に従つて各シフトレジスター４〜７の各ビツ
ト段に入力された各ＡＮＤゲート出力のビツト信号は、
上述のクロツクパルスＣＫによりそれぞれ順次に歩進し
て図示の下端から順次に取出される。なお、これらのシ
フトレジスタ３の容量を越えて入来したクロツクパルス
に対しては“Ｏ゛を出力する。４個のシフトレジスター
４〜７からの上述した順次の各ビツト信号はマトリツク
ス構成にした加算器１２におけるＸ軸入力端子Ｘ３〜Ｘ
Ｏにそれぞれ順次に導かれ、同じくクロツク発生器９か
らのクロツクパルスＣＫにより駆動されて順次に図示の
下方に歩進しながらＹ軸入力端子Ｙ３〜ＹＯからの各ビ
ツト信号のうち、それぞれビツト順位が対応するビツト
信号と加算される。
クスの和が゛６１となる１組、以下゛５゛゜となる２組
、“４゛となる３組および゛３”となる４組となる。こ
れら各区分の組合わせによるＡＮＤゲート回路８，〜。
からのＡＮＤゲート出力を各区分ごとに並列にシフトレ
ジスター４〜７の各段にそれぞれ導く。ここにシフトレ
ジスター４〜７は順次に１〜４ビツトの容量を有するも
のとする。なお、上述のＡ−Ｄコンバーター２およびシ
フトレジスター４〜７はいずれもクロツク発生器９から
のクロツクパルスＣＫによつてそれぞれ駆動され、また
、ＡＮＤゲート回路８９〜０からの上述した第２図示の
区分配列のＡＮＤゲート出力は同じくクロツク発生器９
からのロードパルスＬによつて一斉にシフトレジスター
４〜７にそれぞれロードされ、さらに、第２図示の区分
および配列に従つて各シフトレジスター４〜７の各ビツ
ト段に入力された各ＡＮＤゲート出力のビツト信号は、
上述のクロツクパルスＣＫによりそれぞれ順次に歩進し
て図示の下端から順次に取出される。なお、これらのシ
フトレジスタ３の容量を越えて入来したクロツクパルス
に対しては“Ｏ゛を出力する。４個のシフトレジスター
４〜７からの上述した順次の各ビツト信号はマトリツク
ス構成にした加算器１２におけるＸ軸入力端子Ｘ３〜Ｘ
Ｏにそれぞれ順次に導かれ、同じくクロツク発生器９か
らのクロツクパルスＣＫにより駆動されて順次に図示の
下方に歩進しながらＹ軸入力端子Ｙ３〜ＹＯからの各ビ
ツト信号のうち、それぞれビツト順位が対応するビツト
信号と加算される。
その場合、各ビツト信号ごとの加算の結果に桁上げを生
じたときには、より上位のビツト信号ごとの加算の結果
に桁上げ分の加算を施したのちに、それらＸ３＋Ｙ３，
Ｘ２＋Ｙ２，Ｘｌ＋Ｙ１およびＸ。＋ＹＯの加算出力の
下位ビツト信号をそれぞれ取出して出力信号端子０３〜
００にそれぞれ導く。しかして上述のＹ軸入力端子Ｙ３
〜ＹＯには、各加算出力０３〜００をラツチ回路１１を
介してそれぞれ導いており、そのラチ回路１１はクロツ
ク発生器９からのクロツクパルスＣＫを遅延回路１０に
よつて適切にごくわずか遅延させたクロツクにより駆動
され、さらに、同じくクロツク発生器９からのロードパ
ルスＬが前述のシフトレジスター４〜７と並列に印加さ
れているので、第２図示のＡＮＤゲート出力がシフトレ
ジスター４〜７に入力されるのと同時にラツチ回路１１
はクリアされ、引続くクロツクステツプから順次に加算
器１２を通過して出力信号端子０３〜００に現われる第
２図示の各ビツト信号がこのラツチ回路１１によりごく
わずか遅れてＹ軸入力として加算器１２に供給されるの
で、ロードパルスＬに引続く４クロツクステツプののち
には．シフトレジスター４〜７Ｉこ、それぞれ並列に入
力した第２図示の各ビツト信号を各区分ごとに加算しか
つ各区分ごとに上位の区分への桁上げ加算をも施した値
の各ビツト信号が加算出力端子０３〜００にそれぞれ現
われることになり、この加算出力デジタル信号０３〜０
０は、デジタル情報信号Ａ３〜ＡＯとデジタル制御信号
Ｂ３〜ＢＯとの乗算出力デジタル信号を構成する各ビツ
ト信号のうち、上位４ビツトを表わすビツト信号のみに
よつて構成した形態のデジタル信号であり、入力デジタ
ル情報信号Ｂ３〜ＢＯの表わす情報のレベルを、手動フ
エダ一３により設定したアナログ制御量、すなわち、デ
ジタル制御信号Ｂ３〜ＢＯに応じて変化させたレベルの
情報を表わす出力デジタル情報信号となる。以上に述べ
た第１図示の構成例におけける信号処理の態様を第３図
に示す。すなわち、デジタル情報信号Ａ３〜ＡＯとデジ
タル制御信号Ｂ３〜ＢＯとの乗算によつて得られる各ビ
ツト信号相互間の部分和となる各論理積を乗算出力デジ
タル信号におけるビツト順に配列すると第３図示のとお
りとなるが、レベル制御出力における所望のデジタル情
ノ報信号は、入力デジタル情報信号と同程度のビツト構
成であれば充分であり、また、乗算出力のデジタル情報
信号おける下位ビツトは計算上現われるだけであつて、
入力情報信号が表わす精細度を超えた出力情報信号の精
細度は、実用上無意味である。
じたときには、より上位のビツト信号ごとの加算の結果
に桁上げ分の加算を施したのちに、それらＸ３＋Ｙ３，
Ｘ２＋Ｙ２，Ｘｌ＋Ｙ１およびＸ。＋ＹＯの加算出力の
下位ビツト信号をそれぞれ取出して出力信号端子０３〜
００にそれぞれ導く。しかして上述のＹ軸入力端子Ｙ３
〜ＹＯには、各加算出力０３〜００をラツチ回路１１を
介してそれぞれ導いており、そのラチ回路１１はクロツ
ク発生器９からのクロツクパルスＣＫを遅延回路１０に
よつて適切にごくわずか遅延させたクロツクにより駆動
され、さらに、同じくクロツク発生器９からのロードパ
ルスＬが前述のシフトレジスター４〜７と並列に印加さ
れているので、第２図示のＡＮＤゲート出力がシフトレ
ジスター４〜７に入力されるのと同時にラツチ回路１１
はクリアされ、引続くクロツクステツプから順次に加算
器１２を通過して出力信号端子０３〜００に現われる第
２図示の各ビツト信号がこのラツチ回路１１によりごく
わずか遅れてＹ軸入力として加算器１２に供給されるの
で、ロードパルスＬに引続く４クロツクステツプののち
には．シフトレジスター４〜７Ｉこ、それぞれ並列に入
力した第２図示の各ビツト信号を各区分ごとに加算しか
つ各区分ごとに上位の区分への桁上げ加算をも施した値
の各ビツト信号が加算出力端子０３〜００にそれぞれ現
われることになり、この加算出力デジタル信号０３〜０
０は、デジタル情報信号Ａ３〜ＡＯとデジタル制御信号
Ｂ３〜ＢＯとの乗算出力デジタル信号を構成する各ビツ
ト信号のうち、上位４ビツトを表わすビツト信号のみに
よつて構成した形態のデジタル信号であり、入力デジタ
ル情報信号Ｂ３〜ＢＯの表わす情報のレベルを、手動フ
エダ一３により設定したアナログ制御量、すなわち、デ
ジタル制御信号Ｂ３〜ＢＯに応じて変化させたレベルの
情報を表わす出力デジタル情報信号となる。以上に述べ
た第１図示の構成例におけける信号処理の態様を第３図
に示す。すなわち、デジタル情報信号Ａ３〜ＡＯとデジ
タル制御信号Ｂ３〜ＢＯとの乗算によつて得られる各ビ
ツト信号相互間の部分和となる各論理積を乗算出力デジ
タル信号におけるビツト順に配列すると第３図示のとお
りとなるが、レベル制御出力における所望のデジタル情
ノ報信号は、入力デジタル情報信号と同程度のビツト構
成であれば充分であり、また、乗算出力のデジタル情報
信号おける下位ビツトは計算上現われるだけであつて、
入力情報信号が表わす精細度を超えた出力情報信号の精
細度は、実用上無意味である。
したがつて、本発明においては、第３図示の例のように
、制御出力デジタル情報信号のビツト数を被制御入力デ
ジタル情報信号のビツト数と同程度に制限するようにし
て乗算回路を構成する。なお、上述の実施例における４
ビツト構成の入力デジタル情報信号をレベル制御するデ
ジタル制御信号を同じく４ビツトに構成し、その２進表
示における最大値を８１０００”に設定して、加算器１
２における第２図示の各区分ごとの加算出力に桁上りが
生じたとしても、レベル制御出力デジタル情報信号の少
なくとも最上位桁においては桁上りを生じないようにし
、例えばともに４ビツト構成とした入力デジタル情報信
号とデジタル制御信号との乗算出力となる７ビツト構成
のデジタル信号中、最上位ビツトＭＳＢから上位４ビツ
トのみについて部分和の加算を行なうようにする。以上
の説明から明らかなように、本発明によれば、デジタル
情報信号の表わす情報のレベルを同じくデジタル信号の
形態にした匍卿量に応じて変化させるデジタル信号レベ
ル制御回路を、従来のように大容量のメモリー装置やそ
れぞれが複雑な構成の多数の乗算セルを用いることなく
、それぞれ構成が簡単でいずれも集積回路１Ｃ化が容易
なシフトレジスター、ＡＮＤゲート回路、加算器、Ａ−
Ｄコンバーター等のみを用いて極めて簡単な構成で製造
容易かつ安価に提供することができる。
、制御出力デジタル情報信号のビツト数を被制御入力デ
ジタル情報信号のビツト数と同程度に制限するようにし
て乗算回路を構成する。なお、上述の実施例における４
ビツト構成の入力デジタル情報信号をレベル制御するデ
ジタル制御信号を同じく４ビツトに構成し、その２進表
示における最大値を８１０００”に設定して、加算器１
２における第２図示の各区分ごとの加算出力に桁上りが
生じたとしても、レベル制御出力デジタル情報信号の少
なくとも最上位桁においては桁上りを生じないようにし
、例えばともに４ビツト構成とした入力デジタル情報信
号とデジタル制御信号との乗算出力となる７ビツト構成
のデジタル信号中、最上位ビツトＭＳＢから上位４ビツ
トのみについて部分和の加算を行なうようにする。以上
の説明から明らかなように、本発明によれば、デジタル
情報信号の表わす情報のレベルを同じくデジタル信号の
形態にした匍卿量に応じて変化させるデジタル信号レベ
ル制御回路を、従来のように大容量のメモリー装置やそ
れぞれが複雑な構成の多数の乗算セルを用いることなく
、それぞれ構成が簡単でいずれも集積回路１Ｃ化が容易
なシフトレジスター、ＡＮＤゲート回路、加算器、Ａ−
Ｄコンバーター等のみを用いて極めて簡単な構成で製造
容易かつ安価に提供することができる。
第１図は本発明デジタル信号レベル制御回路の構成例を
示すプロツク線図、第２図は同じくその構成例における
ＡＮＤゲート出力信号の構成を示す線図、第３図は同じ
くその構成例の動作原理を示す線図である。 １・・・・・・入力信号端子、２・・・・・・Ａ−Ｄコ
ンバーター、３・・・・・・手動フエダ一、４〜７・・
・・・・シフトレジスター、８０〜，・・・・・・ＡＮ
Ｄゲート回路、９・・・・・・クロツク発生器、１０・
・・・・・遅延回路、１１・・・・・・ラツチ回路、１
２・・・・・・加算器、１３・・・・・・出力信号端子
。
示すプロツク線図、第２図は同じくその構成例における
ＡＮＤゲート出力信号の構成を示す線図、第３図は同じ
くその構成例の動作原理を示す線図である。 １・・・・・・入力信号端子、２・・・・・・Ａ−Ｄコ
ンバーター、３・・・・・・手動フエダ一、４〜７・・
・・・・シフトレジスター、８０〜，・・・・・・ＡＮ
Ｄゲート回路、９・・・・・・クロツク発生器、１０・
・・・・・遅延回路、１１・・・・・・ラツチ回路、１
２・・・・・・加算器、１３・・・・・・出力信号端子
。
Claims (1)
- １ 入力デジタル情報信号とその入力デジタル情報信号
が表わす情報のレベルを制御するデジタル制御信号とに
おけるそれぞれのビット信号をそれぞれ入力してそれぞ
れの論理積を得る複数個の論理積回路と、前記入力デジ
タル情報信号におけるそれぞれのビット信号のビット順
位と前記デジタル制御信号におけるそれぞれのビット信
号のビット順位との和が等しい前記論理積をそれぞれ並
列に入力する前記入力デジタル情報信号のビット数に等
しい個数のシフトレジスタと、それらのシフトレジスタ
の順次の出力をそれぞれ直列に加算する加算器とを備え
、前記シフトレジスタごとの加算の結果に桁上げを生じ
たときには前記ビット順位の和が１だけ大きい前記論理
積を入力する前記シフトレジスタの前記加算の結果に桁
上げ加算をそれぞれ施して出力デジタル情報信号を形成
することを特徴とするデジタル信号レベル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422876A JPS5922981B2 (ja) | 1976-11-10 | 1976-11-10 | デジタル信号レベル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13422876A JPS5922981B2 (ja) | 1976-11-10 | 1976-11-10 | デジタル信号レベル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5360130A JPS5360130A (en) | 1978-05-30 |
| JPS5922981B2 true JPS5922981B2 (ja) | 1984-05-30 |
Family
ID=15123410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13422876A Expired JPS5922981B2 (ja) | 1976-11-10 | 1976-11-10 | デジタル信号レベル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922981B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552614A (en) * | 1978-10-13 | 1980-04-17 | Mitsubishi Electric Corp | Digital level variable unit |
-
1976
- 1976-11-10 JP JP13422876A patent/JPS5922981B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5360130A (en) | 1978-05-30 |
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