JP2001092810A - 複素乗算器および複素相関器 - Google Patents
複素乗算器および複素相関器Info
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Abstract
(57)【要約】
【課題】 乗算器を４個要した複素乗算器を３個の乗算
器を用いて実現する。 【解決手段】 第１の和差演算回路１１により第１の複
素数の実数値と虚数値の和と差を計算し、第２の和差演
算回路１２により第２の複素数の実数値と虚数値の和と
差を計算する。第１の乗算器１３により第１の和差演算
回路１１の和、差の出力信号の一方と第２の和差演算回
路１２の和、差の出力信号の一方を乗算し、第２の乗算
器１４により第１の和差演算回路１１の和、差の出力信
号の他方と第２の和差演算回路１２の和、差の出力信号
の他方を乗算する。第３の和差演算回路１５は、第１の
乗算器１３の出力信号と第２の乗算器１４の出力信号の
和と差を計算する。補正項演算回路１６は、第１の和差
演算回路１１と第２の和差演算回路１３から得た２実数
を乗算し、第３の和差演算回路１５の出力信号の実数値
又は虚数値に加減算を行い補正した値を複素乗算した値
として出力する。
器を用いて実現する。 【解決手段】 第１の和差演算回路１１により第１の複
素数の実数値と虚数値の和と差を計算し、第２の和差演
算回路１２により第２の複素数の実数値と虚数値の和と
差を計算する。第１の乗算器１３により第１の和差演算
回路１１の和、差の出力信号の一方と第２の和差演算回
路１２の和、差の出力信号の一方を乗算し、第２の乗算
器１４により第１の和差演算回路１１の和、差の出力信
号の他方と第２の和差演算回路１２の和、差の出力信号
の他方を乗算する。第３の和差演算回路１５は、第１の
乗算器１３の出力信号と第２の乗算器１４の出力信号の
和と差を計算する。補正項演算回路１６は、第１の和差
演算回路１１と第２の和差演算回路１３から得た２実数
を乗算し、第３の和差演算回路１５の出力信号の実数値
又は虚数値に加減算を行い補正した値を複素乗算した値
として出力する。
Description
【０００１】
【発明の属する技術分野】デイシタル回路により複素信
号の乗算を行うディジタル複素乗算器、または入力複素
信号と複素信号系列との複素相関演算を行うディジタル
複素相関器に関する。これらの複素乗算や複素相関処理
は一般的なディジタル演算処理であり、ディジタル変調
を行うディジタル通信装置でも一般的に複数必要とされ
る演算である。
号の乗算を行うディジタル複素乗算器、または入力複素
信号と複素信号系列との複素相関演算を行うディジタル
複素相関器に関する。これらの複素乗算や複素相関処理
は一般的なディジタル演算処理であり、ディジタル変調
を行うディジタル通信装置でも一般的に複数必要とされ
る演算である。
【０００２】
【従来の技術】従来の複素乗算回路は、図６に示す構成
にて実現される。第１の複素数Ｉ＋ｊＱ（ｊは虚数単
位）と第２の複素数ａ＋ｊｂの複素乗算結果は（Ｉａ−
Ｑｂ）＋ｊ（Ｑａ＋Ｉｂ）であるので、各項を算出する
４つの乗算器６１〜６４と、乗算器６１，６２の算出結
果を差し引いて実数項を求める減算器６５と、乗算器６
３，６４の算出結果を加えて虚数項を求める加算器６６
とを図６に示すように接続し、複素乗算器を構成する。
にて実現される。第１の複素数Ｉ＋ｊＱ（ｊは虚数単
位）と第２の複素数ａ＋ｊｂの複素乗算結果は（Ｉａ−
Ｑｂ）＋ｊ（Ｑａ＋Ｉｂ）であるので、各項を算出する
４つの乗算器６１〜６４と、乗算器６１，６２の算出結
果を差し引いて実数項を求める減算器６５と、乗算器６
３，６４の算出結果を加えて虚数項を求める加算器６６
とを図６に示すように接続し、複素乗算器を構成する。
【０００３】一方、従来の複素相関器は、図７に示す構
成にて実現される。入力複素信号をＩ（ｔ）＋ｊＱ
（ｔ）とし、複素相関器の複素係数をａn＋ｊｂn（０≦
ｎ≦Ｎ−１、Ｎは相関器の段数）とすると、複素相関器
は、４つの実数相関器７１〜７４と、実数相関器７１，
７２の結果を差し引いて実数項を求める減算器７５と、
実数相関器７３，７４の結果を加えて虚数項を求める加
算器７６とを図７のように接続し、構成できる。
成にて実現される。入力複素信号をＩ（ｔ）＋ｊＱ
（ｔ）とし、複素相関器の複素係数をａn＋ｊｂn（０≦
ｎ≦Ｎ−１、Ｎは相関器の段数）とすると、複素相関器
は、４つの実数相関器７１〜７４と、実数相関器７１，
７２の結果を差し引いて実数項を求める減算器７５と、
実数相関器７３，７４の結果を加えて虚数項を求める加
算器７６とを図７のように接続し、構成できる。
【０００４】
【発明が解決しようとする課題】図６に示したように、
従来の複素乗算器には４つの乗算器を用いる。ディジタ
ル回路において乗算器は加算器や減算器などに比べて所
要のゲート数が非常に大きいため、乗算器の必要数はデ
ィジタル回路の回路規模を大きく左右する。複素数を取
り扱うディジタル演算処理において複素乗算は極めて一
般的な処理であり、複素乗算演算に必要となる乗算器の
個数を低減することは回路全体のゲート規模に大きな影
響を与える。
従来の複素乗算器には４つの乗算器を用いる。ディジタ
ル回路において乗算器は加算器や減算器などに比べて所
要のゲート数が非常に大きいため、乗算器の必要数はデ
ィジタル回路の回路規模を大きく左右する。複素数を取
り扱うディジタル演算処理において複素乗算は極めて一
般的な処理であり、複素乗算演算に必要となる乗算器の
個数を低減することは回路全体のゲート規模に大きな影
響を与える。
【０００５】本発明は、従来４つの乗算器が必要であっ
た複素乗算演算を３つの乗算器により行うディジタル複
素乗算器を提供することを第１の課題とする。
た複素乗算演算を３つの乗算器により行うディジタル複
素乗算器を提供することを第１の課題とする。
【０００６】また、図７に示したように、従来の複素相
関器には４つの実数相関器を用いる。Ｎ段の実数相関器
は各段に係数を乗算する乗算器を持つため、非常に回路
規模が大きい。
関器には４つの実数相関器を用いる。Ｎ段の実数相関器
は各段に係数を乗算する乗算器を持つため、非常に回路
規模が大きい。
【０００７】本発明は、従来４つの実数相関器が必要で
あった複素相関器を３つの実数相関器を用いて小さい回
路規模にて実現するディジタル複素相関器を提供するこ
とを第２の課題とする。
あった複素相関器を３つの実数相関器を用いて小さい回
路規模にて実現するディジタル複素相関器を提供するこ
とを第２の課題とする。
【０００８】
【課題を解決するための手段】上述の第１の課題を解決
するため、本発明の複素乗算器は、入力された第１の複
素数の実数値と虚数値の和と差を計算し出力する第１の
和差演算回路と、入力された第２の複素数の実数値と虚
数値の和と差を計算し出力する第２の和差演算回路と、
前記第１の和差演算回路の和または差のどちらか一方の
出力と前記第２の和差演算回路の和または差のどちらか
一方の出力を乗算し出力する第１の乗算器と、前記第１
の和差演算回路の出力のうち前記第１の乗算器に入力さ
れなかった和または差のどちらか一方の出力と前記第２
の和差演算回路の出力のうち前記第１の乗算器に入力さ
れなかった和または差のどちらか一方の出力を乗算し出
力する第２の乗算器と、前記第１の乗算器の出力と前記
第２の乗算器の出力の和と差を計算し出力する第３の和
差演算回路と、前記第１の和差演算回路と前記第２の和
差演算回路から得た２実数を乗算し前記第３の和差演算
回路の出力の実数値または虚数値に加減算を行い補正し
た値を前記第１の複素数と前記第２の複素数の複素乗算
結果として出力する補正項演算回路と、を備えたことを
特徴とする。
するため、本発明の複素乗算器は、入力された第１の複
素数の実数値と虚数値の和と差を計算し出力する第１の
和差演算回路と、入力された第２の複素数の実数値と虚
数値の和と差を計算し出力する第２の和差演算回路と、
前記第１の和差演算回路の和または差のどちらか一方の
出力と前記第２の和差演算回路の和または差のどちらか
一方の出力を乗算し出力する第１の乗算器と、前記第１
の和差演算回路の出力のうち前記第１の乗算器に入力さ
れなかった和または差のどちらか一方の出力と前記第２
の和差演算回路の出力のうち前記第１の乗算器に入力さ
れなかった和または差のどちらか一方の出力を乗算し出
力する第２の乗算器と、前記第１の乗算器の出力と前記
第２の乗算器の出力の和と差を計算し出力する第３の和
差演算回路と、前記第１の和差演算回路と前記第２の和
差演算回路から得た２実数を乗算し前記第３の和差演算
回路の出力の実数値または虚数値に加減算を行い補正し
た値を前記第１の複素数と前記第２の複素数の複素乗算
結果として出力する補正項演算回路と、を備えたことを
特徴とする。
【０００９】また、上述の第２の課題を解決するため、
本発明の複素相関器は、入力された複素数の実数値と虚
数値の和と差を計算し出力する第１の和差演算回路と、
前記第１の和差演算回路の和の出力を入力する第１の実
数相関器と、前記第１の和差演算回路の差の出力を入力
する第２の実数相関器と、前記第１の和差演算回路より
得た前記入力された複素数の実数値または虚数値を入力
する第３の実数相関器と、前記第１の実数相関器の出力
と前記第２の実数相関器の出力を入力し和と差を計算し
て出力する第２の和差演算回路と、前記第３の実数相関
器の出力から補正値を演算し前記第２の和差演算回路の
出力の実数値または虚数値に加減算を行い補正した値を
複素相関演算結果として出力する補正項演算回路と、を
備えたことを特徴とする。
本発明の複素相関器は、入力された複素数の実数値と虚
数値の和と差を計算し出力する第１の和差演算回路と、
前記第１の和差演算回路の和の出力を入力する第１の実
数相関器と、前記第１の和差演算回路の差の出力を入力
する第２の実数相関器と、前記第１の和差演算回路より
得た前記入力された複素数の実数値または虚数値を入力
する第３の実数相関器と、前記第１の実数相関器の出力
と前記第２の実数相関器の出力を入力し和と差を計算し
て出力する第２の和差演算回路と、前記第３の実数相関
器の出力から補正値を演算し前記第２の和差演算回路の
出力の実数値または虚数値に加減算を行い補正した値を
複素相関演算結果として出力する補正項演算回路と、を
備えたことを特徴とする。
【００１０】あるいは、入力された複素数の実数値と虚
数値の和を出力する第１の加算器と、前記入力された複
素数の実数値から虚数値を減算した結果を出力する第１
の減算器と、前記第１の加算器の出力値を入力するＮ
（Ｎは１以上の整数）段の第１のシフトレジスタと、第
１のＮ個の値を記憶する第１の記憶回路と、前記第１の
シフトレジスタのｎ（ｎは１からＮまでの整数）番目の
レジスタ値と前記第１の記憶回路のｎ番目の値を入力し
乗算した結果を出力するＮ個の乗算器から成る第１の乗
算器群と、前記第１の乗算器群のＮ個の出力を加算する
第１のＮ入力加算器と、前記第１の減算器の出力値を入
力するＮ段の第２のシフトレジスタと、第２のＮ個の値
を記憶する第２の記憶回路と、前記第２のシフトレジス
タのｎ番目のレジスタ値と前記第２の記憶回路のｎ番目
の値を入力し乗算した結果を出力するＮ個の乗算器から
成る第２の乗算器群と、前記第２の乗算器群のＮ個の出
力を加算する第２のＮ入力加算器と、前記第１の記憶回
路のｎ番目の値から前記第２の記憶回路のｎ番目の値を
それぞれ減算するＮ個の減算器から成る減算器群と、前
記第１のシフトレジスタのｎ番目のレジスタ値と前記第
２のシフトレジスタのｎ番目のレジスタ値を入力し加算
した結果をそれぞれ出力するＮ個の加算器から成る加算
器群と、前記減算器群の出力を前記加算器群の出力とそ
れぞれ乗算して出力するＮ個の乗算器から成る第３の乗
算器群と、前記第３の乗算器群のＮ個の出力を加算する
第３のＮ入力加算器と、前記第１のＮ入力加算器の出力
と前記第２のＮ入力加算器の出力を入力し加算した結果
を出力する第２の加算器と、前記第１のＮ入力加算器の
出力と前記第２のＮ入力加算器の出力を入力し前記第１
のＮ入力加算器の出力値から前記第２のＮ入力加算器の
出力値を減算した結果を出力する第２の減算器と、前記
第２の減算器の出力と前記第３のＮ入力加算器の出力を
入力し前記第２の減算器の出力値から前記第３のＮ入力
加算器の出力値を減算した結果を出力する第３の減算器
とから構成され、前記第２の加算器の出力を複素相関演
算結果の実数値出力とし、前記第３の減算器の出力を複
素相関演算結果の虚数値出力とすることを特徴とする。
数値の和を出力する第１の加算器と、前記入力された複
素数の実数値から虚数値を減算した結果を出力する第１
の減算器と、前記第１の加算器の出力値を入力するＮ
（Ｎは１以上の整数）段の第１のシフトレジスタと、第
１のＮ個の値を記憶する第１の記憶回路と、前記第１の
シフトレジスタのｎ（ｎは１からＮまでの整数）番目の
レジスタ値と前記第１の記憶回路のｎ番目の値を入力し
乗算した結果を出力するＮ個の乗算器から成る第１の乗
算器群と、前記第１の乗算器群のＮ個の出力を加算する
第１のＮ入力加算器と、前記第１の減算器の出力値を入
力するＮ段の第２のシフトレジスタと、第２のＮ個の値
を記憶する第２の記憶回路と、前記第２のシフトレジス
タのｎ番目のレジスタ値と前記第２の記憶回路のｎ番目
の値を入力し乗算した結果を出力するＮ個の乗算器から
成る第２の乗算器群と、前記第２の乗算器群のＮ個の出
力を加算する第２のＮ入力加算器と、前記第１の記憶回
路のｎ番目の値から前記第２の記憶回路のｎ番目の値を
それぞれ減算するＮ個の減算器から成る減算器群と、前
記第１のシフトレジスタのｎ番目のレジスタ値と前記第
２のシフトレジスタのｎ番目のレジスタ値を入力し加算
した結果をそれぞれ出力するＮ個の加算器から成る加算
器群と、前記減算器群の出力を前記加算器群の出力とそ
れぞれ乗算して出力するＮ個の乗算器から成る第３の乗
算器群と、前記第３の乗算器群のＮ個の出力を加算する
第３のＮ入力加算器と、前記第１のＮ入力加算器の出力
と前記第２のＮ入力加算器の出力を入力し加算した結果
を出力する第２の加算器と、前記第１のＮ入力加算器の
出力と前記第２のＮ入力加算器の出力を入力し前記第１
のＮ入力加算器の出力値から前記第２のＮ入力加算器の
出力値を減算した結果を出力する第２の減算器と、前記
第２の減算器の出力と前記第３のＮ入力加算器の出力を
入力し前記第２の減算器の出力値から前記第３のＮ入力
加算器の出力値を減算した結果を出力する第３の減算器
とから構成され、前記第２の加算器の出力を複素相関演
算結果の実数値出力とし、前記第３の減算器の出力を複
素相関演算結果の虚数値出力とすることを特徴とする。
【００１１】本発明の複素乗算器では、第１、第２、第
３の３個の乗算器を用いて複素乗算を実現することによ
り、回路規模の低減を図る。また、本発明の複素相関器
では、第１、第２、第３の３個の実数相関器を用いて複
素相関演算を実現することにより、回路規模の低減を図
る。なお、上記において、第１のシフトレジスタ、第１
の乗算器群、および第１のＮ入力加算器は第１の実数相
関器に、第２のシフトレジスタ、第２の乗算器群、およ
び第２のＮ入力加算器は第２の実数相関器に、減算器
群、加算器群、および第３の乗算器群は第３の実数相関
器に、それぞれ相当している。
３の３個の乗算器を用いて複素乗算を実現することによ
り、回路規模の低減を図る。また、本発明の複素相関器
では、第１、第２、第３の３個の実数相関器を用いて複
素相関演算を実現することにより、回路規模の低減を図
る。なお、上記において、第１のシフトレジスタ、第１
の乗算器群、および第１のＮ入力加算器は第１の実数相
関器に、第２のシフトレジスタ、第２の乗算器群、およ
び第２のＮ入力加算器は第２の実数相関器に、減算器
群、加算器群、および第３の乗算器群は第３の実数相関
器に、それぞれ相当している。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて詳細に説明する。
て図を用いて詳細に説明する。
【００１３】本発明の複素乗算器の実施形態例のブロッ
ク構成を図１に示し、その動作例を以下に示す。
ク構成を図１に示し、その動作例を以下に示す。
【００１４】入力された第１の複素数をＩ＋ｊＱとし、
第２の複素数をａ＋ｊｂとおく。第１の和差演算回路１
１には第１の複素数Ｉ＋ｊＱが入力され、実数値Ｉと虚
数値Ｑの和Ｉ＋Ｑと差Ｉ−Ｑが出力される。第２の和差
演算回路１２には第２の複素数ａ＋ｊｂが入力され、実
数値ａと虚数値ｂの和ａ＋ｂと差ａ−ｂが出力される。
第２の複素数をａ＋ｊｂとおく。第１の和差演算回路１
１には第１の複素数Ｉ＋ｊＱが入力され、実数値Ｉと虚
数値Ｑの和Ｉ＋Ｑと差Ｉ−Ｑが出力される。第２の和差
演算回路１２には第２の複素数ａ＋ｊｂが入力され、実
数値ａと虚数値ｂの和ａ＋ｂと差ａ−ｂが出力される。
【００１５】第１の乗算器１３には第１の和差演算回路
１１により得たＩ＋Ｑの値と第２の和差演算回路１２に
より得たａ＋ｂの値が入力され、両者の積（Ｉ＋Ｑ）
（ａ＋ｂ）が出力される。第２の乗算器１４には第１の
和差演算回路１１により得たＩ−Ｑの値と第２の和差演
算回路１２により得たａ−ｂの値が入力され、両者の積
（Ｉ−Ｑ）（ａ−ｂ）が出力される。
１１により得たＩ＋Ｑの値と第２の和差演算回路１２に
より得たａ＋ｂの値が入力され、両者の積（Ｉ＋Ｑ）
（ａ＋ｂ）が出力される。第２の乗算器１４には第１の
和差演算回路１１により得たＩ−Ｑの値と第２の和差演
算回路１２により得たａ−ｂの値が入力され、両者の積
（Ｉ−Ｑ）（ａ−ｂ）が出力される。
【００１６】次に第３の和差演算回路１５には第１の乗
算器１３により得た（Ｉ＋Ｑ）（ａ＋ｂ）の値と第２の
乗算器１４により得た（Ｉ−Ｑ）（ａ−ｂ）の値が入力
される。第３の和差演算回路１５の入力値の和は （Ｉ＋Ｑ）（ａ＋ｂ）＋（Ｉ−Ｑ）（ａ−ｂ）＝２（Ｉ
ａ＋Ｑｂ） となり、差は （Ｉ＋Ｑ）（ａ＋ｂ）−（Ｉ−Ｑ）（ａ−ｂ）＝２（Ｑ
ａ＋Ｉｂ） となる。ここで、所望の複素乗算結果は （Ｉ＋ｊＱ）（ａ＋ｊｂ）＝Ｉａ−Ｑｂ＋ｊ（Ｑａ＋Ｉ
ｂ） であり、虚数項は第３の和差演算回路１５の差の出力信
号の１／２の値である。１／２倍の演算は１ビットシフ
ト操作により容易に得られるため、補正項演算回路１６
は第３の和差演算回路１５の差の出力信号を１／２倍し
た値を複素乗算結果の虚数項として出力する。一方、所
望の実数項はＩａ−Ｑｂであり、第３の和差演算回路１
５の和の出力信号から４Ｑｂを減算し、１／２倍した値
である。この補正項４Ｑｂは補正項演算回路１６にて第
１の和差演算回路１１より得たＱの値と第２の和差演算
回路１２より得たｂの値を乗算して得ることができ、補
正項演算回路１６は第３の和差演算回路１５の和の出力
信号から４Ｑｂを減算し、１／２倍した値を複素乗算結
果の実数項として出力する。
算器１３により得た（Ｉ＋Ｑ）（ａ＋ｂ）の値と第２の
乗算器１４により得た（Ｉ−Ｑ）（ａ−ｂ）の値が入力
される。第３の和差演算回路１５の入力値の和は （Ｉ＋Ｑ）（ａ＋ｂ）＋（Ｉ−Ｑ）（ａ−ｂ）＝２（Ｉ
ａ＋Ｑｂ） となり、差は （Ｉ＋Ｑ）（ａ＋ｂ）−（Ｉ−Ｑ）（ａ−ｂ）＝２（Ｑ
ａ＋Ｉｂ） となる。ここで、所望の複素乗算結果は （Ｉ＋ｊＱ）（ａ＋ｊｂ）＝Ｉａ−Ｑｂ＋ｊ（Ｑａ＋Ｉ
ｂ） であり、虚数項は第３の和差演算回路１５の差の出力信
号の１／２の値である。１／２倍の演算は１ビットシフ
ト操作により容易に得られるため、補正項演算回路１６
は第３の和差演算回路１５の差の出力信号を１／２倍し
た値を複素乗算結果の虚数項として出力する。一方、所
望の実数項はＩａ−Ｑｂであり、第３の和差演算回路１
５の和の出力信号から４Ｑｂを減算し、１／２倍した値
である。この補正項４Ｑｂは補正項演算回路１６にて第
１の和差演算回路１１より得たＱの値と第２の和差演算
回路１２より得たｂの値を乗算して得ることができ、補
正項演算回路１６は第３の和差演算回路１５の和の出力
信号から４Ｑｂを減算し、１／２倍した値を複素乗算結
果の実数項として出力する。
【００１７】以上のように図１に示した回路構成を用い
ると、第１および第２の乗算器と補正項演算回路に含ま
れる１つの乗算器の計３個の乗算器を用いて複素乗算演
算を実現することができる。
ると、第１および第２の乗算器と補正項演算回路に含ま
れる１つの乗算器の計３個の乗算器を用いて複素乗算演
算を実現することができる。
【００１８】上記の複素乗算器の動作例を実現するさら
に具体的な回路構成例を図４に示す。図４では和差演算
回路を構成する加算器と減算器や補正項演算回路の内部
構成や接続を明示した。
に具体的な回路構成例を図４に示す。図４では和差演算
回路を構成する加算器と減算器や補正項演算回路の内部
構成や接続を明示した。
【００１９】第１の乗算器４３には第１の和差演算回路
４１により得たＩ＋Ｑの値と第２の和差演算回路４２に
より得たａ＋ｂの値が入力され、両者の積（Ｉ＋Ｑ）
（ａ＋ｂ）が出力されている。第２の乗算器４４には第
１の和差演算回路４１により得たＩ−Ｑの値と第２の和
差演算回路４２により得たａ−ｂの値が入力され、両者
の積（Ｉ−Ｑ）（ａ−ｂ）が出力されている。
４１により得たＩ＋Ｑの値と第２の和差演算回路４２に
より得たａ＋ｂの値が入力され、両者の積（Ｉ＋Ｑ）
（ａ＋ｂ）が出力されている。第２の乗算器４４には第
１の和差演算回路４１により得たＩ−Ｑの値と第２の和
差演算回路４２により得たａ−ｂの値が入力され、両者
の積（Ｉ−Ｑ）（ａ−ｂ）が出力されている。
【００２０】第１、第２の乗算器４３，４４の出力は和
差演算後、補正項演算回路４６に入力され、補正項演算
回路４６は第３の和差演算回路４５の差の出力信号を１
／２倍した値を複素乗算結果の虚数項として出力する。
また、補正項演算回路４６は第１、第２の和差演算回路
４１，４２の入力信号よりＱおよびｂの値を得て、両者
を乗算後４倍して求めた４Ｑｂの値を第３の和差演算回
路４５の和の出力値より減算し、１／２倍した値を複素
乗算結果の実数項として出力する。
差演算後、補正項演算回路４６に入力され、補正項演算
回路４６は第３の和差演算回路４５の差の出力信号を１
／２倍した値を複素乗算結果の虚数項として出力する。
また、補正項演算回路４６は第１、第２の和差演算回路
４１，４２の入力信号よりＱおよびｂの値を得て、両者
を乗算後４倍して求めた４Ｑｂの値を第３の和差演算回
路４５の和の出力値より減算し、１／２倍した値を複素
乗算結果の実数項として出力する。
【００２１】ところで、補正項演算回路が必要とするＱ
およびｂの値は第１および第２の和差演算回路の出力値
の差を求めることによっても得ることができる。この場
合の回路構成例を図５に示す。
およびｂの値は第１および第２の和差演算回路の出力値
の差を求めることによっても得ることができる。この場
合の回路構成例を図５に示す。
【００２２】図５の回路構成例では、第１の和差演算回
路５１において、その出力値の差から２Ｑの値を得、第
２の和差演算回路５２において、その出力値の差から２
ｂの値を得、補正項演算回路５６において、両者を乗算
して４Ｑｂの値を得る。他は図４の動作例と同様であ
る。ただし、図５において、第１の乗算器は５３、第２
の乗算器は５４、第３の和差演算回路は５５で示してあ
る。
路５１において、その出力値の差から２Ｑの値を得、第
２の和差演算回路５２において、その出力値の差から２
ｂの値を得、補正項演算回路５６において、両者を乗算
して４Ｑｂの値を得る。他は図４の動作例と同様であ
る。ただし、図５において、第１の乗算器は５３、第２
の乗算器は５４、第３の和差演算回路は５５で示してあ
る。
【００２３】ここで、以上の動作例は、第１の乗算器は
第１の和差演算回路の和の出力値と第２の和差演算回路
の和の出力値を乗算し、第２の乗算器は第１の和差演算
回路の差の出力値と第２の和差演算回路の差の出力値を
乗算する場合の動作例であるが、乗算演算の組み合わせ
項を入れ替えた場合でも同様の演算が可能である。すな
わち、第１の乗算器は第１の和差演算回路の和の出力値
Ｉ＋Ｑと第２の和差演算回路の差の出力値ａ−ｂを乗算
し、第２の乗算器は第１の和差演算回路の差の出力値Ｉ
−Ｑと第２の和差演算回路の和の出力値ａ＋ｂを乗算す
る場合、第１の乗算器の出力値は（Ｉ＋Ｑ）（ａ−ｂ）
となり、第２の乗算器の出力値は（Ｉ−Ｑ）（ａ＋ｂ）
となる。従って、第３の和差演算回路の和の出力値は （Ｉ＋Ｑ）（ａ−ｂ）＋（Ｉ−Ｑ）（ａ＋ｂ）＝２（Ｉ
ａ−Ｑｂ） となり、差の出力値は （Ｉ＋Ｑ）（ａ−ｂ）−（Ｉ−Ｑ）（ａ＋ｂ）＝２（−
Ｉｂ＋Ｑａ） となる。この場合、第３の和差演算回路の和の出力値は
所望の複素乗算結果の実数項の１／２値に等しく、補正
項演算回路は第３の和差演算回路の和の出力信号を１／
２倍した値を複素乗算結果の実数項として出力する。一
方、所望の複素乗算結果の虚数項はＱａ＋Ｉｂであり、
第３の和差演算回路の差の出力信号に４Ｉｂを加算し、
１／２倍した値である。この補正項４Ｉｂは補正項演算
回路にて第１の和差演算回路より得たＩの値と第２の和
差演算回路より得たｂの値を乗算して得ることができ、
あるいは、図５と同様にしても得ることができ、補正項
演算回路は第３の和差演算回路の和の出力信号に４Ｉｂ
を加算し、１／２倍した値を複素乗算結果の虚数項とし
て出力する。
第１の和差演算回路の和の出力値と第２の和差演算回路
の和の出力値を乗算し、第２の乗算器は第１の和差演算
回路の差の出力値と第２の和差演算回路の差の出力値を
乗算する場合の動作例であるが、乗算演算の組み合わせ
項を入れ替えた場合でも同様の演算が可能である。すな
わち、第１の乗算器は第１の和差演算回路の和の出力値
Ｉ＋Ｑと第２の和差演算回路の差の出力値ａ−ｂを乗算
し、第２の乗算器は第１の和差演算回路の差の出力値Ｉ
−Ｑと第２の和差演算回路の和の出力値ａ＋ｂを乗算す
る場合、第１の乗算器の出力値は（Ｉ＋Ｑ）（ａ−ｂ）
となり、第２の乗算器の出力値は（Ｉ−Ｑ）（ａ＋ｂ）
となる。従って、第３の和差演算回路の和の出力値は （Ｉ＋Ｑ）（ａ−ｂ）＋（Ｉ−Ｑ）（ａ＋ｂ）＝２（Ｉ
ａ−Ｑｂ） となり、差の出力値は （Ｉ＋Ｑ）（ａ−ｂ）−（Ｉ−Ｑ）（ａ＋ｂ）＝２（−
Ｉｂ＋Ｑａ） となる。この場合、第３の和差演算回路の和の出力値は
所望の複素乗算結果の実数項の１／２値に等しく、補正
項演算回路は第３の和差演算回路の和の出力信号を１／
２倍した値を複素乗算結果の実数項として出力する。一
方、所望の複素乗算結果の虚数項はＱａ＋Ｉｂであり、
第３の和差演算回路の差の出力信号に４Ｉｂを加算し、
１／２倍した値である。この補正項４Ｉｂは補正項演算
回路にて第１の和差演算回路より得たＩの値と第２の和
差演算回路より得たｂの値を乗算して得ることができ、
あるいは、図５と同様にしても得ることができ、補正項
演算回路は第３の和差演算回路の和の出力信号に４Ｉｂ
を加算し、１／２倍した値を複素乗算結果の虚数項とし
て出力する。
【００２４】また、以上の動作例は、第１の和差演算回
路の差の出力値はＩ−Ｑの値を出力し、第２の和差演算
回路の差の出力値はａ−ｂの値を出力する場合の動作例
であるが、例えば、第１の和差演算回路の差の出力値が
Ｑ−Ｉの値を出力する場合など、差分演算の極性が異な
る場合でも有効である。すなわち、第１の和差演算回路
の差の出力値がＩ−Ｑの値を出力し、第２の和差演算回
路の差の出力値がｂ−ａの値を出力し、第１の乗算器が
（Ｉ＋Ｑ）（ｂ−ａ）を演算し、第２の乗算器が（Ｉ−
Ｑ）（ａ＋ｂ）を演算する場合には、第３の和差演算回
路の和の出力値は２（Ｉｂ−Ｑａ）であり、差の出力値
は２（−Ｉａ＋Ｑｂ）となるため、補正項演算回路は第
３の和差演算回路の差の出力信号を−１／２倍した値を
複素乗算結果の実数項として出力し、第３の和差演算回
路の和の出力信号に４Ｑａを加算し、１／２倍した値を
複素乗算結果の虚数項として出力する。
路の差の出力値はＩ−Ｑの値を出力し、第２の和差演算
回路の差の出力値はａ−ｂの値を出力する場合の動作例
であるが、例えば、第１の和差演算回路の差の出力値が
Ｑ−Ｉの値を出力する場合など、差分演算の極性が異な
る場合でも有効である。すなわち、第１の和差演算回路
の差の出力値がＩ−Ｑの値を出力し、第２の和差演算回
路の差の出力値がｂ−ａの値を出力し、第１の乗算器が
（Ｉ＋Ｑ）（ｂ−ａ）を演算し、第２の乗算器が（Ｉ−
Ｑ）（ａ＋ｂ）を演算する場合には、第３の和差演算回
路の和の出力値は２（Ｉｂ−Ｑａ）であり、差の出力値
は２（−Ｉａ＋Ｑｂ）となるため、補正項演算回路は第
３の和差演算回路の差の出力信号を−１／２倍した値を
複素乗算結果の実数項として出力し、第３の和差演算回
路の和の出力信号に４Ｑａを加算し、１／２倍した値を
複素乗算結果の虚数項として出力する。
【００２５】以上のように第１、第２の乗算器の入力の
組み合わせや差分演算の極性の違いによって、様々な構
成が考えられるが、いずれも補正項演算回路にて演算す
る補正項の設定により、複素乗算演算を実現することが
できる。
組み合わせや差分演算の極性の違いによって、様々な構
成が考えられるが、いずれも補正項演算回路にて演算す
る補正項の設定により、複素乗算演算を実現することが
できる。
【００２６】さらに、複素乗算演算には片方の入力複素
数の共役複素数との乗算を行う場合も頻繁であるが、こ
の場合にも同様の回路構成にて共役複素乗算演算が可能
である。
数の共役複素数との乗算を行う場合も頻繁であるが、こ
の場合にも同様の回路構成にて共役複素乗算演算が可能
である。
【００２７】本発明の複素相関器の第１の実施形態例の
構成を図２に示し、その動作を以下に示す。
構成を図２に示し、その動作を以下に示す。
【００２８】入力複素信号をＩ（ｔ）＋ｊＱ（ｔ）と
し、複素相関器の複素係数をａn−ｊｂn（０≦ｎ≦Ｎ−
１、Ｎは相関器の段数）とすると、複素相関器の出力信
号は次式のように表される。
し、複素相関器の複素係数をａn−ｊｂn（０≦ｎ≦Ｎ−
１、Ｎは相関器の段数）とすると、複素相関器の出力信
号は次式のように表される。
【００２９】Σn=0 N-1｛（Ｉ（ｔ−ｎＴ）ａn＋Ｑ（ｔ
−ｎＴ）ｂn）＋ｊ（Ｑ（ｔ−ｎＴ）ａn−Ｉ（ｔ−ｎ
Ｔ）ｂn）｝ この演算を実現するため、入力複素信号Ｉ（ｔ）＋ｊＱ
（ｔ）の実数値Ｉ（ｔ）と虚数値Ｑ（ｔ）は第１の和差
演算回路２１に入力され、第１の和差演算回路２１は和
の出力Ｉ（ｔ）＋Ｑ（ｔ）と差の出力Ｉ（ｔ）−Ｑ
（ｔ）を出力する。和差演算回路２１の和の出力Ｉ
（ｔ）＋Ｑ（ｔ）は、相関係数をａn＋ｂn（０≦ｎ≦Ｎ
−１、Ｎは相関器の段数）に設定した第１の実数相関器
２２に入力される。また、和差演算回路２１の差の出力
Ｉ（ｔ）−Ｑ（ｔ）は、相関係数をａn−ｂn（０≦ｎ≦
Ｎ−１）に設定した第２の実数相関器２３に入力され
る。その結果、第１の実数相関器２２の出力信号は Σn=0 N-1（ａn＋ｂn）（Ｉ（ｔ−ｎＴ）＋Ｑ（ｔ−ｎ
Ｔ）） となり、第２の実数相関器２３の出力信号は Σn=0 N-1（ａn−ｂn）（Ｉ（ｔ−ｎＴ）−Ｑ（ｔ−ｎ
Ｔ）） となる。
−ｎＴ）ｂn）＋ｊ（Ｑ（ｔ−ｎＴ）ａn−Ｉ（ｔ−ｎ
Ｔ）ｂn）｝ この演算を実現するため、入力複素信号Ｉ（ｔ）＋ｊＱ
（ｔ）の実数値Ｉ（ｔ）と虚数値Ｑ（ｔ）は第１の和差
演算回路２１に入力され、第１の和差演算回路２１は和
の出力Ｉ（ｔ）＋Ｑ（ｔ）と差の出力Ｉ（ｔ）−Ｑ
（ｔ）を出力する。和差演算回路２１の和の出力Ｉ
（ｔ）＋Ｑ（ｔ）は、相関係数をａn＋ｂn（０≦ｎ≦Ｎ
−１、Ｎは相関器の段数）に設定した第１の実数相関器
２２に入力される。また、和差演算回路２１の差の出力
Ｉ（ｔ）−Ｑ（ｔ）は、相関係数をａn−ｂn（０≦ｎ≦
Ｎ−１）に設定した第２の実数相関器２３に入力され
る。その結果、第１の実数相関器２２の出力信号は Σn=0 N-1（ａn＋ｂn）（Ｉ（ｔ−ｎＴ）＋Ｑ（ｔ−ｎ
Ｔ）） となり、第２の実数相関器２３の出力信号は Σn=0 N-1（ａn−ｂn）（Ｉ（ｔ−ｎＴ）−Ｑ（ｔ−ｎ
Ｔ）） となる。
【００３０】これら第１、第２の実数相関器２２，２３
の出力信号は第２の和差演算回路２５に入力され、第２
の和差演算回路２５の和の出力信号は Σn=0 N-1｛２（Ｉ（ｔ−ｎＴ）ａn＋Ｑ（ｔ−ｎＴ）
ｂn）｝ となり、差の出力信号は Σn=0 N-1｛２（Ｑ（ｔ−ｎＴ）ａn＋Ｉ（ｔ−ｎＴ）
ｂn）｝ となる。
の出力信号は第２の和差演算回路２５に入力され、第２
の和差演算回路２５の和の出力信号は Σn=0 N-1｛２（Ｉ（ｔ−ｎＴ）ａn＋Ｑ（ｔ−ｎＴ）
ｂn）｝ となり、差の出力信号は Σn=0 N-1｛２（Ｑ（ｔ−ｎＴ）ａn＋Ｉ（ｔ−ｎＴ）
ｂn）｝ となる。
【００３１】ここで、第２の和差演算回路２５の和の出
力信号は所望の複素相関器の出力信号の実数値の２倍の
値であるので、補正項演算回路２６は第２の和差演算回
路２５の和の出力信号を１／２倍した値を複素相関演算
結果の実数項として出力する。
力信号は所望の複素相関器の出力信号の実数値の２倍の
値であるので、補正項演算回路２６は第２の和差演算回
路２５の和の出力信号を１／２倍した値を複素相関演算
結果の実数項として出力する。
【００３２】一方、第２の和差演算回路２５の差の出力
信号と所望の相関演算結果の虚数項の２倍の値との差分
は Σn=0 N-1（４Ｉ（ｔ−ｎＴ）ｂn） であり、この補正項は４ｂn（０≦ｎ≦Ｎ−１）を相関
係数とする第３の実数相関器２４にＩ（ｔ）を入力して
得る。従って、補正項演算回路２６は第２の和差演算回
路２５の差の出力信号から第３の実数相関器２４の出力
信号を減算し、その出力を１／２倍した値を複素相関演
算結果の虚数項として出力する。
信号と所望の相関演算結果の虚数項の２倍の値との差分
は Σn=0 N-1（４Ｉ（ｔ−ｎＴ）ｂn） であり、この補正項は４ｂn（０≦ｎ≦Ｎ−１）を相関
係数とする第３の実数相関器２４にＩ（ｔ）を入力して
得る。従って、補正項演算回路２６は第２の和差演算回
路２５の差の出力信号から第３の実数相関器２４の出力
信号を減算し、その出力を１／２倍した値を複素相関演
算結果の虚数項として出力する。
【００３３】上記の実施形態例は、第１の和差演算回路
の差の出力値はＩ−Ｑの値を出力する場合の実施形態例
であり、第２の相関器の相関係数をａn−ｂn（０≦ｎ≦
Ｎ−１）に設定した場合の例を示したが、複素乗算器の
場合と同様にこれらの差分演算の極性が異なる場合でも
補正項演算回路にて演算する補正項の設定により、複素
相関演算を実現することができる。
の差の出力値はＩ−Ｑの値を出力する場合の実施形態例
であり、第２の相関器の相関係数をａn−ｂn（０≦ｎ≦
Ｎ−１）に設定した場合の例を示したが、複素乗算器の
場合と同様にこれらの差分演算の極性が異なる場合でも
補正項演算回路にて演算する補正項の設定により、複素
相関演算を実現することができる。
【００３４】本発明の複素相関器の第２の実施形態例の
構成を図３に示し、その動作を以下に示す。
構成を図３に示し、その動作を以下に示す。
【００３５】図３に示した実施形態例は、図２の実施形
態例のように３つの実数相関器を備えるのではなく、補
正項演算のための第３の実数相関器の一部を第１、第２
の実数相関器と兼用する回路構成である。具体的には、
実数相関器を構成するＮ段のシフトレジスタと係数を記
憶するＮ個の記憶回路とＮ個の乗算器とＮ入力の加算器
のうち、Ｎ段のシフトレジスタとＮ個の記憶回路を第１
および第２の実数相関器のＮ段のシフトレジスタとＮ個
の記憶回路の値から演算して用いる回路構成である。
態例のように３つの実数相関器を備えるのではなく、補
正項演算のための第３の実数相関器の一部を第１、第２
の実数相関器と兼用する回路構成である。具体的には、
実数相関器を構成するＮ段のシフトレジスタと係数を記
憶するＮ個の記憶回路とＮ個の乗算器とＮ入力の加算器
のうち、Ｎ段のシフトレジスタとＮ個の記憶回路を第１
および第２の実数相関器のＮ段のシフトレジスタとＮ個
の記憶回路の値から演算して用いる回路構成である。
【００３６】すなわち、図３に示すように、入力された
複素信号系列Ｉ（ｔ）＋ｊＱ（ｔ）の実数値Ｉ（ｔ）と
虚数値Ｑ（ｔ）の和Ｉ（ｔ）＋Ｑ（ｔ）を出力する加算
器と、前記入力された複素信号系列Ｉ（ｔ）＋ｊＱ
（ｔ）の実数値Ｉ（ｔ）から虚数値Ｑ（ｔ）を減算した
結果Ｉ（ｔ）−Ｑ（ｔ）を出力する減算器により第１の
和差演算回路３１が構成されており、第１の和差演算回
路３１の和の出力値Ｉ（ｔ）＋Ｑ（ｔ）は第１の実数相
関器を構成するＮ（Ｎは１以上の整数）段の第１のシフ
トレジスタ３２１に入力され、第１の和差演算回路３１
の差の出力値Ｉ（ｔ）−Ｑ（ｔ）は第２の実数相関器を
構成するＮ（Ｎは１以上の整数）段の第２のシフトレジ
スタ３３１に入力される。
複素信号系列Ｉ（ｔ）＋ｊＱ（ｔ）の実数値Ｉ（ｔ）と
虚数値Ｑ（ｔ）の和Ｉ（ｔ）＋Ｑ（ｔ）を出力する加算
器と、前記入力された複素信号系列Ｉ（ｔ）＋ｊＱ
（ｔ）の実数値Ｉ（ｔ）から虚数値Ｑ（ｔ）を減算した
結果Ｉ（ｔ）−Ｑ（ｔ）を出力する減算器により第１の
和差演算回路３１が構成されており、第１の和差演算回
路３１の和の出力値Ｉ（ｔ）＋Ｑ（ｔ）は第１の実数相
関器を構成するＮ（Ｎは１以上の整数）段の第１のシフ
トレジスタ３２１に入力され、第１の和差演算回路３１
の差の出力値Ｉ（ｔ）−Ｑ（ｔ）は第２の実数相関器を
構成するＮ（Ｎは１以上の整数）段の第２のシフトレジ
スタ３３１に入力される。
【００３７】第１の実数相関器のＮ個の相関係数ａn＋
ｂn（０≦ｎ≦Ｎ−１）は第１の記憶回路（図略）に保
持されており、第１のシフトレジスタ３２１のｎ（ｎは
１からＮまでの整数）番目のレジスタ値と前記第１の記
憶回路のｎ番目の値がＮ個の乗算器から成る第１の乗算
器群３２２にそれぞれを入力される。次に前記第１の乗
算器群３２２のＮ個の出力値はそれらを全て加算する第
１のＮ入力加算器３２３に入力され、第１のＮ入力加算
器３２３の出力信号は第１の実数相関器の出力信号とし
て出力される。
ｂn（０≦ｎ≦Ｎ−１）は第１の記憶回路（図略）に保
持されており、第１のシフトレジスタ３２１のｎ（ｎは
１からＮまでの整数）番目のレジスタ値と前記第１の記
憶回路のｎ番目の値がＮ個の乗算器から成る第１の乗算
器群３２２にそれぞれを入力される。次に前記第１の乗
算器群３２２のＮ個の出力値はそれらを全て加算する第
１のＮ入力加算器３２３に入力され、第１のＮ入力加算
器３２３の出力信号は第１の実数相関器の出力信号とし
て出力される。
【００３８】同様に第２のシフトレジスタ３３１のｎ番
目のレジスタ値はそれぞれＮ個の第２の乗算器群３３２
に入力され、第２の記憶回路（図略）に記憶された相関
係数ａn−ｂn（０≦ｎ≦Ｎ−１）とそれぞれ乗算され
る。前記第２の乗算器群３３２のＮ個の出力は第２のＮ
入力加算器３３３により加算され、その結果は第２の実
数相関器の出力信号として出力される。
目のレジスタ値はそれぞれＮ個の第２の乗算器群３３２
に入力され、第２の記憶回路（図略）に記憶された相関
係数ａn−ｂn（０≦ｎ≦Ｎ−１）とそれぞれ乗算され
る。前記第２の乗算器群３３２のＮ個の出力は第２のＮ
入力加算器３３３により加算され、その結果は第２の実
数相関器の出力信号として出力される。
【００３９】補正項を演算する第３の実数相関器の代わ
りとして、まずＮ個の加算器群３４１により第１のシフ
トレジスタ３２１のｎ番目のレジスタ値Ｉ（ｔ−ｎＴ）
＋Ｑ（ｔ−ｎＴ）と第２のシフトレジスタ３３１のｎ番
目のレジスタ値Ｉ（ｔ−ｎＴ）−Ｑ（ｔ−ｎＴ）をそれ
ぞれ加算し２Ｉ（ｔ−ｎＴ）を得る。また、第１の記憶
回路に保持された相関係数ａn＋ｂn（０≦ｎ≦Ｎ−１）
と第２の記憶回路に保持された相関係数ａn−ｂn（０≦
ｎ≦Ｎ−１）をＮ個の減算器群３４２にそれぞれ入力
し、Ｎ個の相関係数２ｂn（０≦ｎ≦Ｎ−１）を得る。
次にＮ個の加算器群３４１の出力値２Ｉ（ｔ−ｎＴ）と
Ｎ個の減算器群３４２の出力値２ｂnは第３の乗算器群
３４３にそれぞれ入力され、前記Ｎ個の第３の乗算器群
３４３の出力値４Ｉ（ｔ−ｎＴ）ｂnは全て第３のＮ入
力加算器３４４に入力され、第３のＮ入力加算器３４４
の出力値は第３の実数相関器の出力値として出力され
る。
りとして、まずＮ個の加算器群３４１により第１のシフ
トレジスタ３２１のｎ番目のレジスタ値Ｉ（ｔ−ｎＴ）
＋Ｑ（ｔ−ｎＴ）と第２のシフトレジスタ３３１のｎ番
目のレジスタ値Ｉ（ｔ−ｎＴ）−Ｑ（ｔ−ｎＴ）をそれ
ぞれ加算し２Ｉ（ｔ−ｎＴ）を得る。また、第１の記憶
回路に保持された相関係数ａn＋ｂn（０≦ｎ≦Ｎ−１）
と第２の記憶回路に保持された相関係数ａn−ｂn（０≦
ｎ≦Ｎ−１）をＮ個の減算器群３４２にそれぞれ入力
し、Ｎ個の相関係数２ｂn（０≦ｎ≦Ｎ−１）を得る。
次にＮ個の加算器群３４１の出力値２Ｉ（ｔ−ｎＴ）と
Ｎ個の減算器群３４２の出力値２ｂnは第３の乗算器群
３４３にそれぞれ入力され、前記Ｎ個の第３の乗算器群
３４３の出力値４Ｉ（ｔ−ｎＴ）ｂnは全て第３のＮ入
力加算器３４４に入力され、第３のＮ入力加算器３４４
の出力値は第３の実数相関器の出力値として出力され
る。
【００４０】その後、第１の実数相関器の出力、すなわ
ち第１のＮ入力加算器３２３の出力信号と第２の実数相
関器の出力、すなわち第２のＮ入力加算器３３３の出力
信号は第２の和差演算回路３５に入力される。第２の和
差演算回路３５の和の出力値は Σn=0 N-1｛２（Ｉ（ｔ−ｎＴ）ａn＋Ｑ（ｔ−ｎＴ）
ｂn）｝ となり、差の出力信号は Σn=0 N-1｛２（Ｑ（ｔ−ｎＴ）ａn＋Ｉ（ｔ−ｎＴ）
ｂn）｝ となる。
ち第１のＮ入力加算器３２３の出力信号と第２の実数相
関器の出力、すなわち第２のＮ入力加算器３３３の出力
信号は第２の和差演算回路３５に入力される。第２の和
差演算回路３５の和の出力値は Σn=0 N-1｛２（Ｉ（ｔ−ｎＴ）ａn＋Ｑ（ｔ−ｎＴ）
ｂn）｝ となり、差の出力信号は Σn=0 N-1｛２（Ｑ（ｔ−ｎＴ）ａn＋Ｉ（ｔ−ｎＴ）
ｂn）｝ となる。
【００４１】ここで、第２の和差演算回路３５の和の出
力信号は所望の複素相関器の出力信号の実数値の２倍の
値であるので、補正項演算回路３６は第２の和差演算回
路３５の和の出力信号を１／２倍した値を複素相関演算
結果の実数項として出力する。
力信号は所望の複素相関器の出力信号の実数値の２倍の
値であるので、補正項演算回路３６は第２の和差演算回
路３５の和の出力信号を１／２倍した値を複素相関演算
結果の実数項として出力する。
【００４２】一方、第２の和差演算回路３５の差の出力
信号と所望の相関演算結果の虚数項の２倍の値との差分
は Σn=0 N-1（４Ｉ（ｔ−ｎＴ）ｂn） であり、この補正項は第３の実数相関器の出力信号、す
なわち第３のＮ入力加算器３４４の出力値に等しい。従
って、補正項演算回路３６は第２の和差演算回路３５の
差の出力信号から第３の実数相関器の出力信号を減算
し、その出力を１／２倍した値を複素相関演算結果の虚
数項として出力する。
信号と所望の相関演算結果の虚数項の２倍の値との差分
は Σn=0 N-1（４Ｉ（ｔ−ｎＴ）ｂn） であり、この補正項は第３の実数相関器の出力信号、す
なわち第３のＮ入力加算器３４４の出力値に等しい。従
って、補正項演算回路３６は第２の和差演算回路３５の
差の出力信号から第３の実数相関器の出力信号を減算
し、その出力を１／２倍した値を複素相関演算結果の虚
数項として出力する。
【００４３】上記の実施形態例は、第１の和差演算回路
の差の出力値はＩ−Ｑの値を出力する場合の実施形態例
であり、第２の相関器の相関係数をａn−ｂn（０≦ｎ≦
Ｎ−１）に設定した場合の例を示したが、複素乗算器の
場合と同様にこれらの差分演算の極性が異なる場合でも
補正項演算回路にて演算する補正項の設定により、複素
相関演算を実現することができる。
の差の出力値はＩ−Ｑの値を出力する場合の実施形態例
であり、第２の相関器の相関係数をａn−ｂn（０≦ｎ≦
Ｎ−１）に設定した場合の例を示したが、複素乗算器の
場合と同様にこれらの差分演算の極性が異なる場合でも
補正項演算回路にて演算する補正項の設定により、複素
相関演算を実現することができる。
【００４４】以上の実施形態例では定数係数の相関器を
示したが、外部入力した２つの時系列信号の相関値を演
算するコンボルバ（畳み込み演算器）も同様の方法を用
いて回路規模の簡易化が可能である。
示したが、外部入力した２つの時系列信号の相関値を演
算するコンボルバ（畳み込み演算器）も同様の方法を用
いて回路規模の簡易化が可能である。
【００４５】
【発明の効果】以上述べたように、本発明によれば、従
来４個の乗算器を含む回路構成にて実現していた複素乗
算器を、３個の乗算器を用いた回路構成にて実現可能で
あり、複素乗算処理を合むディジタル回路の回路規模を
低減することができる。また、複素相関器についても、
従来４個の実数相関器を含む回路構成にて実現していた
ものを、３個の実数相関器を用いた回路構成にて実現可
能であり、同様に回路規模の低減が可能である。
来４個の乗算器を含む回路構成にて実現していた複素乗
算器を、３個の乗算器を用いた回路構成にて実現可能で
あり、複素乗算処理を合むディジタル回路の回路規模を
低減することができる。また、複素相関器についても、
従来４個の実数相関器を含む回路構成にて実現していた
ものを、３個の実数相関器を用いた回路構成にて実現可
能であり、同様に回路規模の低減が可能である。
【図１】本発明の複素乗算器の一実施形態例を示す構成
図
図
【図２】本発明の複素相関器の第１の実施形態例を示す
構成図
構成図
【図３】本発明の複素相関器の第２の実施形態例を示す
回路構成図
回路構成図
【図４】上記複素乗算器の実施形態例の具体的な一回路
構成例を示す図
構成例を示す図
【図５】上記複素乗算器の実施形態例の具体的な別の回
路構成例を示す図
路構成例を示す図
【図６】従来の複素乗算器の構成図
【図７】従来の複素相関器の構成図
１１…第１の和差演算回路 １２…第２の和差演算回路 １３…第１の乗算器 １４…第２の乗算器 １５…第３の和差演算回路 １６…補正項演算回路 ２１…第１の和差演算回路 ２２…第１の実数相関器 ２３…第２の実数相関器 ２４…第３の実数相関器 ２５…第２の和差演算回路 ２６…補正項演算回路 ３１…第１の和差演算回路 ３２１…第１のシフトレジスタ ３２２…第１の乗算器群 ３２３…第１のＮ入力加算器 ３３１…第２のシフトレジスタ ３３２…第２の乗算器群 ３３３…第２のＮ入力加算器 ３４１…Ｎ個の加算器群 ３４２…Ｎ個の減算器群 ３４３…第３の乗算器群 ３４４…第３のＮ入力加算器 ３５…第２の和差演算回路 ３６…補正項演算回路 ４１…第１の和差演算回路 ４２…第２の和差演算回路 ４３…第１の乗算器 ４４…第２の乗算器 ４５…第３の和差演算回路 ４６…補正項演算回路 ５１…第１の和差演算回路 ５２…第２の和差演算回路 ５３…第１の乗算器 ５４…第２の乗算器 ５５…第３の和差演算回路 ５６…補正項演算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 守倉 正博 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5B056 AA01 BB43 FF01 FF02
Claims (3)
- 【請求項１】 入力された第１の複素数の実数値と虚数
値の和と差を計算し出力する第１の和差演算回路と、 入力された第２の複素数の実数値と虚数値の和と差を計
算し出力する第２の和差演算回路と、 前記第１の和差演算回路の和または差のどちらか一方の
出力と前記第２の和差演算回路の和または差のどちらか
一方の出力を乗算し出力する第１の乗算器と、 前記第１の和差演算回路の出力のうち前記第１の乗算器
に入力されなかった和または差のどちらか一方の出力と
前記第２の和差演算回路の出力のうち前記第１の乗算器
に入力されなかった和または差のどちらか一方の出力を
乗算し出力する第２の乗算器と、 前記第１の乗算器の出力と前記第２の乗算器の出力の和
と差を計算し出力する第３の和差演算回路と、 前記第１の和差演算回路と前記第２の和差演算回路から
得た２実数を乗算し前記第３の和差演算回路の出力の実
数値または虚数値に加減算を行い補正した値を前記第１
の複素数と前記第２の複素数の複素乗算結果として出力
する補正項演算回路と、 を備えたことを特徴とする複素乗算器。 - 【請求項２】 入力された複素数の実数値と虚数値の和
と差を計算し出力する第１の和差演算回路と、 前記第１の和差演算回路の和の出力を入力する第１の実
数相関器と、 前記第１の和差演算回路の差の出力を入力する第２の実
数相関器と、 前記第１の和差演算回路より得た前記入力された複素数
の実数値または虚数値を入力する第３の実数相関器と、 前記第１の実数相関器の出力と前記第２の実数相関器の
出力を入力し和と差を計算して出力する第２の和差演算
回路と、 前記第３の実数相関器の出力から補正値を演算し前記第
２の和差演算回路の出力の実数値または虚数値に加減算
を行い補正した値を複素相関演算結果として出力する補
正項演算回路と、 を備えたことを特徴とする複素相関器。 - 【請求項３】 入力された複素数の実数値と虚数値の和
を出力する第１の加算器と、 前記入力された複素数の実数値から虚数値を減算した結
果を出力する第１の減算器と、 前記第１の加算器の出力値を入力するＮ（Ｎは１以上の
整数）段の第１のシフトレジスタと、 第１のＮ個の値を記憶する第１の記憶回路と、 前記第１のシフトレジスタのｎ（ｎは１からＮまでの整
数）番目のレジスタ値と前記第１の記憶回路のｎ番目の
値を入力し乗算した結果を出力するＮ個の乗算器から成
る第１の乗算器群と、 前記第１の乗算器群のＮ個の出力を加算する第１のＮ入
力加算器と、 前記第１の減算器の出力値を入力するＮ段の第２のシフ
トレジスタと、 第２のＮ個の値を記憶する第２の記憶回路と、 前記第２のシフトレジスタのｎ番目のレジスタ値と前記
第２の記憶回路のｎ番目の値を入力し乗算した結果を出
力するＮ個の乗算器から成る第２の乗算器群と、 前記第２の乗算器群のＮ個の出力を加算する第２のＮ入
力加算器と、 前記第１の記憶回路のｎ番目の値から前記第２の記憶回
路のｎ番目の値をそれぞれ減算するＮ個の減算器から成
る減算器群と、 前記第１のシフトレジスタのｎ番目のレジスタ値と前記
第２のシフトレジスタのｎ番目のレジスタ値を入力し加
算した結果をそれぞれ出力するＮ個の加算器から成る加
算器群と、 前記減算器群の出力を前記加算器群の出力とそれぞれ乗
算して出力するＮ個の乗算器から成る第３の乗算器群
と、 前記第３の乗算器群のＮ個の出力を加算する第３のＮ入
力加算器と、 前記第１のＮ入力加算器の出力と前記第２のＮ入力加算
器の出力を入力し加算した結果を出力する第２の加算器
と、 前記第１のＮ入力加算器の出力と前記第２のＮ入力加算
器の出力を入力し前記第１のＮ入力加算器の出力値から
前記第２のＮ入力加算器の出力値を減算した結果を出力
する第２の減算器と、 前記第２の減算器の出力と前記第３のＮ入力加算器の出
力を入力し前記第２の減算器の出力値から前記第３のＮ
入力加算器の出力値を減算した結果を出力する第３の減
算器とから構成され、 前記第２の加算器の出力を複素相関演算結果の実数値出
力とし、前記第３の減算器の出力を複素相関演算結果の
虚数値出力とすることを特徴とする複素相関器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26978799A JP3684314B2 (ja) | 1999-09-24 | 1999-09-24 | 複素乗算器および複素相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26978799A JP3684314B2 (ja) | 1999-09-24 | 1999-09-24 | 複素乗算器および複素相関器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001092810A true JP2001092810A (ja) | 2001-04-06 |
| JP3684314B2 JP3684314B2 (ja) | 2005-08-17 |
Family
ID=17477163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26978799A Expired - Lifetime JP3684314B2 (ja) | 1999-09-24 | 1999-09-24 | 複素乗算器および複素相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3684314B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8995500B2 (en) | 2012-07-19 | 2015-03-31 | Seiko Epson Corporation | Asynchronous correlation circuit, asynchronous full adder circuit, calculation device, correlation device, asynchronous maximum value N detection circuit, and satellite signal acquisition device |
| CN112612447A (zh) * | 2020-12-31 | 2021-04-06 | 安徽芯纪元科技有限公司 | 一种矩阵计算器及基于该矩阵计算器的全连接层计算方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103677735B (zh) * | 2012-09-19 | 2017-08-04 | 北京中科晶上科技股份有限公司 | 一种数据处理装置及数字信号处理器 |
-
1999
- 1999-09-24 JP JP26978799A patent/JP3684314B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8995500B2 (en) | 2012-07-19 | 2015-03-31 | Seiko Epson Corporation | Asynchronous correlation circuit, asynchronous full adder circuit, calculation device, correlation device, asynchronous maximum value N detection circuit, and satellite signal acquisition device |
| CN112612447A (zh) * | 2020-12-31 | 2021-04-06 | 安徽芯纪元科技有限公司 | 一种矩阵计算器及基于该矩阵计算器的全连接层计算方法 |
| CN112612447B (zh) * | 2020-12-31 | 2023-12-08 | 安徽芯纪元科技有限公司 | 一种矩阵计算器及基于该矩阵计算器的全连接层计算方法 |
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| Publication number | Publication date |
|---|---|
| JP3684314B2 (ja) | 2005-08-17 |
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