JP2003242133A

JP2003242133A - 行列演算装置

Info

Publication number: JP2003242133A
Application number: JP2002041259A
Authority: JP
Inventors: Tetsuya Ikeda; 徹哉池田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-02-19
Filing date: 2002-02-19
Publication date: 2003-08-29
Also published as: WO2003077150A1; US20040181565A1; EP1411441A1; AU2003211472A1

Abstract

(57)【要約】【課題】プロセッサ間のデータの授受を無くし、
小さい回路規模で演算を効率良く行うことができる行列
演算装置を提供すること。【解決手段】三角行列の対角要素をメモリ１２、１７
に記憶させ、シフトレジスタ１１の各シフト段ＲＥＧ１
〜ＲＥＧ（Ｎ−１）からの出力とメモリ１２からの対角
要素出力とを用いた演算を行い、演算結果をシフトレジ
スタ１１に入力し、シフトレジスタ１１の各シフト段Ｒ
ＥＧ１〜ＲＥＧ（Ｎ−１）からの新たなレジスタ出力と
メモリか１２らの対角要素とを用いた演算処理処理を、
巡回的に繰り返すことにより連立一次方程式を解くよう
にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は行列演算装置に関
し、例えば構造解析を行う場合に必要となる大規模な連
立一次方程式の解を高速に演算する場合に適用して好適
なものである。

【０００２】

【従来の技術】従来、有限要素法を用いて大規模な構造
解析等を計算機により実行する際には、大規模な連立一
次方程式の解を求める必要がある。この大規模な連立一
次方程式の解を高速に求める方法の一つとして、次式に
示すようなＬＵ分解（三角分解）法が知られている。

【０００３】

【数１】ここで、ＦとｙはそれぞれＮ行×Ｎ列、Ｎ行×１列の既
知の行列であり、求める行列ｄはＮ行×１列の行列であ
る。ＬＵ分解法によると、既知の対称行列Ｆは下三角行
列Ａとその転置行列Ａ^Tより数式のように分解すること
ができる。

【０００４】

【数２】したがって、（２）式を（１）式に代入すると、次式が
成り立つ。

【０００５】

【数３】さらに、Ａ^Tｄ＝ｚと置くと、（３）式は、次式とな
る。

【０００６】

【数４】したがって、次に述べる２ステップの計算を行うことに
より、（１）式で示される連立一次方程式の解ｄを求め
ることができる。すなわち、先ず第１のステップ（以下
これをｓｔｅｐ１と呼ぶ）で（４）式から行列ｚを求め
る。上述したように、Ａは下三角行列であるので、行列
ｚを求める計算式は、次式となる。

【０００７】

【数５】ここでｚおよびｙはＮ行×１列のベクトルであり、ｚは
１行目の要素ｚ₁から順に前に求めたｚを順次用いるこ
とにより、Ｎ行目の要素ｚ_Nまで簡単に求めることがで
きる。この計算方法は行列ｚの第１番目の要素から第Ｎ
番目の要素の順番に算出するため前進代入の計算と呼ば
れている。

【０００８】次に第２のステップ（以下これをｓｔｅｐ
２と呼ぶ）において、ｓｔｅｐ１で計算された行列ｚを
使ってＡ^Tｄ＝ｚから解ｄを求める。上述したように、
Ａ^TはＡの転置行列であるため上三角行列となる。した
がって、（５）式と同様に連立一次方程式の解ｄを求め
るための計算式は、次式となる。

【０００９】

【数６】また、この計算方法は行列ｄのＮ行目の要素から逆順に
１行目の成分まで算出するため後退代入の計算と呼ばれ
ている。

【００１０】従来、この前進代入の計算および後退代入
の計算を高速で解くために複数のプロセッサを用いて並
列に計算を行っている。そして複数プロセッサを効率よ
く動作させて、より高速な演算を行う工夫がなされてい
る。例えば、特開２０００−３３９２９６号公報には、
上三角行列Ａの列方向の要素を各プロセッサ内のメモリ
に格納することで、各プロセッサでの待ち時間を低減す
る方法が開示されている。

【００１１】

【発明が解決しようとする課題】しかしながら、（５）
式および（６）式から分かる通り、ＬＵ分解（三角分
解）法では、一つ前に計算された行列の要素を使って次
の行列の要素を算出する必要があるため、必ずプロセッ
サ間でデータの授受が必要となる。

【００１２】さらに、上三角行列Ａの列方向の要素が各
プロセッサ内のメモリに格納されているため、前進代入
の計算時には、各プロセッサ内で演算に必要な要素があ
るため計算が可能であるが、後退代入の計算時は必要な
行列の要素を他のプロセッサから転送される必要がある
ため、演算効率が落ちるという問題がある。

【００１３】本発明はかかる点に鑑みてなされたもので
あり、プロセッサ間のデータの授受を無くし、小さい回
路規模で演算を効率良く行うことができる行列演算装置
を提供することを目的とする．

【００１４】

【課題を解決するための手段】かかる課題を解決するた
め本発明は、以下の構成を採る。

【００１５】本発明の行列演算装置は、三角行列を用い
て連立一次方程式を解く行列演算装置であって、シフト
レジスタと、三角行列の対角要素が格納された記憶手段
と、シフトレジスタの各シフト段からのレジスタ出力と
記憶手段から出力される対角要素出力とを用いた演算を
行う演算手段と、を具備し、演算手段により得られた演
算結果をシフトレジスタに入力し、シフトレジスタから
の新たなレジスタ出力と記憶手段から出力される対角要
素出力とを用いた演算処理を、巡回的に繰り返すことに
より連立一次方程式を解く構成を採る。

【００１６】この構成によれば、三角分解された三角行
列を用いて連立一次方程式の解を求める際に、１サイク
ルで一つの要素を算出することが可能となり、また前の
サイクルで計算された三角行列の演算結果を次の演算の
ための演算要素に使用することができるため、プロセッ
サ間のデータの授受を無くし、小さい回路規模で大規模
な連立一次方程式の解を効率よく求めることができる。

【００１７】また本発明の行列演算装置は、三角行列が
Ｎ行×Ｎ列の行列についての三角行列の場合、シフトレ
ジスタは（Ｎ−１）段のシフト段を有し、記憶手段は、
三角行列の対角要素が格納され演算サイクル毎に異なる
複数の対角要素を出力する第１のメモリと、Ｎ行×１列
の既知の行列の要素が格納され演算サイクル毎に１つの
行列要素を出力する第２のメモリと、三角行列の対角要
素が格納され演算サイクル毎に１つの対角要素を出力す
る第３のメモリとを有し、演算手段は、複数のレジスタ
出力と第１のメモリからの複数の対角要素出力とを乗算
する複数の乗算器と、これらの乗算器による乗算結果を
加算する加算器と、この加算器による加算結果により第
２のメモリからの行列要素出力を減算する減算器と、こ
の減算器による減算結果を第３のメモリからの対角要素
出力で除算する除算器とを有し、除算器から順次出力さ
れる除算結果をシフトレジスタに入力すると共に、除算
器から順次出力される除算結果を連立一次方程式の解と
する、構成を採る。

【００１８】この構成によれば、少ないメモリ数および
少ない演算素子数により、連立一次方程式の解を効率良
く求めることができる。

【００１９】本発明の行列演算装置は、前進代入および
後進代入による計算を順に行って連立一次方程式の解を
求める場合、前進代入により求めた解を第２のメモリの
行列要素として格納し、後進代入時には、演算サイクル
毎に、第１、第２及び第３のメモリに格納された行列要
素を前進代入時とは逆の順に読み出すようにする、構成
を採る。

【００２０】この構成によれば、前進代入および後進代
入による計算を順に行って連立一次方程式の解を求める
場合に、前進代入で使用したメモリを有効に使って後進
代入を行うことができるので、メモリ数を増やさずに前
進代入および後進代入により連立一次方程式の解を求め
ることができる。

【００２１】本発明の移動体通信システムの干渉除去装
置は、上記行列演算装置を具備する構成を採る。

【００２２】この構成によれば、簡易な構成で高速に行
列演算を行って受信信号の干渉成分を除去できるように
なるので、例えば携帯電話機の干渉除去装置に適用すれ
ば、移動に応じて変動する干渉成分を高速演算により良
好に除去し得、この結果高品質の復調データを得ること
ができる小型の携帯電話機を実現できる。これは無線基
地局に適用した場合も同様である。

【００２３】本発明の移動体通信システムの干渉除去装
置は、データの相関を取るために設けられたマッチトフ
ィルタを構成するシフトレジスタ、複数の乗算器および
加算器を、行列演算装置のシフトレジスタ、複数の乗算
器および加算器として共用する構成を採る。

【００２４】この構成によれば、マッチトフィルタを構
成する部品を有効に活用して行列演算を行うことができ
るので、一段と回路規模の小さい干渉除去装置を実現す
ることができる。

【００２５】

【発明の実施の形態】本発明の骨子は、三角行列の対角
要素をメモリに記憶させ、シフトレジスタの各シフト段
からの出力とメモリからの対角要素出力とを用いた演算
を行い、演算結果をシフトレジスタに入力し、シフトレ
ジスタの各シフト段からの新たなレジスタ出力とメモリ
からの対角要素とを用いた演算処理を、巡回的に繰り返
すことにより連立一次方程式を解くことである。

【００２６】以下、本発明の実施形態について図面を参
照して詳細に説明する。

【００２７】（実施の形態１）図１は、本発明の実施の
形態１に係る行列演算装置を示すブロック図である。行
列演算装置１０は、（１）式で示される三角分解された
Ｎ行×Ｎ列の行列に関する連立一次方程式の解を求め
る。

【００２８】行列演算装置１０は、求めた演算結果を順
次格納する（Ｎ−１）段から構成されるシフトレジスタ
１１を有する。第１のメモリ１２には既知の三角行列の
対角要素が格納されている。（Ｎ−１）個の乗算器１３
−１〜１３−Ｎ−１は、それぞれ、シフトレジスタ１１
の各シフト段ＲＥＧ１〜ＲＥＧ（Ｎ−１）からの出力値
と、第１のメモリ１２から出力され各行列の要素を乗算
する。加算器１４は各乗算器１３−１〜１３−Ｎ−１か
ら出力されるすべての乗算結果を加算する。

【００２９】第２のメモリ１５にはＮ行×１列の既知の
行列の要素が格納されている。減算器１６は第２のメモ
リ１５から読み出される値から加算器１４の加算結果を
減算する。第３のメモリ１７には既知の三角行列の対角
要素が格納されている。除算器１８は減算器１６からの
出力を第３のメモリ１７から読み出される値で除算す
る。第３のメモリ１７には除算器１８から出力される演
算結果が格納される。

【００３０】このように、行列演算装置１０において
は、下三角分解されたＮ行×Ｎ列の行列に関する連立一
次方程式の解ｄを求めるにあたり、前進代入の計算時に
は、第１のメモリ１２には既知の三角行列Ａの対角要素
が格納され、第２のメモリ１５には既知のＮ行×１列の
行列ｙ(y₁,y₂,…,y_n)の各要素が格納され、第３のメモ
リ１７には既知の行列Ａの対角要素(a₁₁,a₂₂,…,a_nn)が
格納され、１サイクルごとに、求める行列ｚの要素が第
１行目から順次計算されて第４のメモリ１９に格納され
るようになっている。

【００３１】ここで第１のメモリ１２は、メモリ１２−
１、１２−２、…、１２−（Ｎ−１）の合計（Ｎ−１）
個のメモリから構成されており、それぞれ、（Ｎ−１）
のアドレス領域を持つ。そして各メモリ１２−１、１２
−２、…、１２−（Ｎ−１）には下三角行列Ａの対角要
素が、それぞれa₂=[a₂₁,a₃₂,a₄₃,…,a_(n)(n-1)]、a₃=[a
₃₁,a₄₂,a₅₄,…,a_(n)(n-2)]、…、a_n-2=[a_(N-1,1),a
_(N,2)]、a_n-1=[a_(N,1)]のように格納される。

【００３２】また後進代入の計算時も同様に、第１のメ
モリ１２および第３のメモリ１７には前進代入の計算時
と同様に、それぞれ、既知の三角行列Ａの成分とＡの対
角要素が格納される。これに対して、第２のメモリ１５
には前進代入の計算で求まった行列z(z₁,z₂,…,z_n)の成
分が格納される。

【００３３】そしてシフトレジスタ１１の値と、第１の
メモリ１２から読み出される各要素を（Ｎ−１）個の乗
算器１３−１〜１３−Ｎ−１で乗算し、各乗算器１３−
１〜１３−Ｎ−１から出力されるすべての乗算結果を加
算器１４で加算する。減算器１６は第２のメモリ１５か
ら読み出される値により加算器１４の演算結果を減算す
る。除算器１８は減算器１６からの出力を第３のメモリ
１７から読み出される値で除算する。これにより、順次
１サイクルごとに除算器１８から、（１）式で示される
連立一次方程式の解ｄが演算結果として出力される。

【００３４】次に行列演算装置１０の動作を図２、図
３、図４、図５、図６、図７、図８を参照して説明す
る。以下では説明を簡単化するために、Ｎ＝５の場合に
ついて考える。つまり、図１では、Ｎ行×Ｎ列の行列に
関する連立一次方程式の解ｄを求める行列演算装置１０
について説明したが、以下では、図２に示すように、５
行×５列の行列に関する連立一次方程式の解ｄを求める
演算装置２０についての動作について説明する。なお行
列演算装置２０の各構成要素の機能は、行列演算装置１
０の各構成要素の機能と同様である。

【００３５】まず、行列演算装置２０において、（４）
式で示す連立一次方程式における解ｚを前進代入の計算
から求める動作を説明する。前進代入の計算は、初期状
態から始まって５サイクルで行う。

【００３６】（初期状態）既知の行列Ａおよびｙの成分
を、図３に示す値としたとき、初期状態において、シフ
トレジスタ２１の状態および第１、第２、第３のメモリ
のメモリ２２、２５、２７に格納されている値と、シフ
トレジスタ２１および第１、第２、第３のメモリ２２、
２５、２７から出力される値は、図４に示すようにな
る。

【００３７】すなわち、初期状態において、シフトレジ
スタ２１から[REG１,REG２,REG３,REG４]=[0,0,0,0]が
出力される。第１のメモリ２２の各メモリ２２−１（メ
モリ１）、２２−２（メモリ２）、２２−３（メモリ
３）、２２−４（メモリ４）からは、次の値が出力され
る。つまり、メモリ１からは格納されたa２=[a₂₁, a₃₂,
a₄₃, a₅₄]のうちa２=a₂₁が出力され、メモリ２からは格
納されたa３=[a₃₁, a₄₂, a₅₃]のうちa３=a₃₁が出力さ
れ、メモリ３からは格納されたa４=[a₄₁, a₅₂]のうちa
４=a₄₁が出力され、メモリ４からは格納されたa5=[a₅₁]
のうちa5=a₅₁が出力される。

【００３８】第２のメモリ２５からは格納されたy=[y₁,
y₂, y₃, y₄, y₅]のうちy=y₁が出力される。第３のメモ
リ２７からは格納されたa１=[a₁₁, a₂₂, a₃₃, a₄₄,
a₅₅,]のうちa１=a₁₁が出力される。

【００３９】続いて各サイクルにおける計算手順を述べ
る。

【００４０】（１サイクル目）行列演算装置２０は、初
期状態においてシフトレジスタ２１および第１、第２、
第３のメモリ２２、２５、２７から出力される行列の要
素に基づき、z₁の要素を求める。このとき、（４）式で
示す計算式の通り、z₁=１/a₁₁×y₁の計算が実行され
る。そして、第４のメモリ２９およびシフトレジスタ２
１には演算結果z₁が格納されるようになっている。また
演算実行後、第２のメモリ２５および第３のメモリ２７
はアドレスがインクリメントされるようになっている。
しかし、第１のメモリ２２のアドレスはインクリメント
されないようになっている。

【００４１】（２サイクル目）行列演算装置２０は、z₂
の成分を算出するために、（４）式で示す計算式の通
り、z₂=１/a₂₂×(y₂-a₂₁z₁)の計算を実行する。このと
き、実行前のシフトレジスタ２１の状態と、出力される
値、および第１、第２、第３のメモリ２２、２５、２７
から出力される値は、図４にも示したように以下のよう
になる。

【００４２】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[z₁, 0, 0, 0]が出力される。第１のメモリ
２２の各メモリ２２−１（メモリ１）、２２−２（メモ
リ２）、２２−３（メモリ３）、２２−４（メモリ４）
からは、次の値が出力される。つまり、メモリ１からは
a２=a₂₁が出力され、メモリ２からはa３=a₃₁が出力さ
れ、メモリ３からはa４=a₄₁が出力され、メモリ４から
はa5=a₅₁が出力される。また第２のメモリ２５からはy=
y₂が出力される。さらに第３のメモリ２４からはa１= a
₂₂が出力される。

【００４３】そして、第４のメモリ２９およびシフトレ
ジスタ２１には演算結果z₂が格納される。演算実行後、
第２のメモリ２５および第３のメモリ２７はアドレスが
インクリメントされる。また第１のメモリ２２のうち、
メモリ２２−１（メモリ１）のアドレスのみインクリメ
ントされる。

【００４４】（３サイクル目）行列演算装置２０は、z₃
の成分を算出するために、（４）式で示す計算式の通
り、z₃=１/a₃₃×(y₃-a₃₁z₁-a₃₂z₂)の計算を実行する。
このとき、実行前のシフトレジスタ２１の状態と、出力
される値、および第１、第２、第３のメモリ２２、２
５、２７から出力される値は、図４にも示したように以
下のようになる。

【００４５】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[z２, z１, 0, 0]が出力される。第１のメモ
リ２２の各メモリ２２−１（メモリ１）、２２−２（メ
モリ２）、２２−３（メモリ３）、２２−４（メモリ
４）からは、次の値が出力される。つまり、メモリ１か
らはa２=a₃₂が出力され、メモリ２からはa３= a₃₁が出
力され、メモリ３からはa４=a₄₁が出力され、メモリ４
からはa5=a₅₁が出力される。また第２のメモリ２５から
はy=y₃が出力される。さらに第３のメモリ２７からはa₁
= a₃₃が出力される。

【００４６】そして、第４のメモリ２９およびシフトレ
ジスタ２１には演算結果z₃が格納される。演算実行後、
第２のメモリ２５および第３のメモリ２７はアドレスが
インクリメントされる。また第１のメモリ２２のうち、
メモリ１とメモリ２のアドレスがインクリメントされ
る。

【００４７】（４サイクル目）行列演算装置２０は、z₄
の成分を算出するために、（４）式で示す計算式の通
り、z₄=１/a₄₄×(y₄-a₄₁z₁-a₄₂z₂-a₄₃z₃)の計算を実行
する。このとき、実行前のシフトレジスタ２１の状態
と、出力される値、および第１、第２、第３のメモリ２
２、２５、２７から出力される値は、図５でも示すよう
に以下のようになる。

【００４８】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[z３, z２, z１, z０]が出力される。第１の
メモリ２２の各メモリ２２−１（メモリ１）、２２−２
（メモリ２）、２２−３（メモリ３）、２２−４（メモ
リ４）からは、次の値が出力される。つまり、メモリ１
からはa２=a₄₃が出力され、メモリ２からはa３= a₄₂が
出力され、メモリ３からはa４=a₄₁が出力され、メモリ
４からはa5=a₅₁が出力される。また第２のメモリ２５か
らはy=y₄が出力される。さらに第３のメモリ２７からは
a₁= a₄₄が出力される。

【００４９】そして、第４のメモリ２９およびシフトレ
ジスタ２１には演算結果z₄が格納される。演算実行後、
第２のメモリ２５および第３のメモリ２７はアドレスが
インクリメントされる。また第１のメモリ２２のうち、
メモリ１、メモリ２およびメモリ３のアドレスがインク
リメントされる。

【００５０】（５サイクル目）行列演算装置２０は、z₅
の成分を算出するために、（４）式で示す計算式の通
り、z₅=１/a₅₅×(y₅-(a₅₁z₁+a₅₂z₂+a₅₃z₃+a₅₄z₄+a
₅₅z₅))の計算を実行する。このとき、実行前のシフトレ
ジスタ２１の状態と、出力される値、および第１、第
２、第３のメモリ２２、２５、２７から出力される値
は、図５でも示すように以下のようになる。

【００５１】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[z４, z３, z２, z１]が出力される。第１の
メモリ２２の各メモリ２２−１（メモリ１）、２２−２
（メモリ２）、２２−３（メモリ３）、２２−４（メモ
リ４）からは、次の値が出力される。つまり、メモリ１
からはa２=a₅₄が出力され、メモリ２からはa３= a₅₃が
出力され、メモリ３からはa４=a₅₂が出力され、メモリ
４からはa5=a₅₁が出力される。また第２のメモリ２５か
らはy=y₅が出力される。さらに第３のメモリ２７からは
a１= a₅₅が出力される。

【００５２】そして、第４のメモリ２９およびシフトレ
ジスタ２１には演算結果z₅が格納される。この５サイク
ル目では、演算実行後、第２のメモリ２５および第３の
メモリ２７のアドレスはインクリメントされないように
なっている。また第１のメモリ２２のメモリ１、メモリ
２、メモリ３およびメモリ４のアドレスのインクリメン
トも行われないようになっている。

【００５３】このように、５サイクル目には、第１のメ
モリ２２は初期状態に戻り、第２のメモリ２５および第
３のメモリ２７の出力値も初期状態にもどる。そして第
４のメモリ２９には全ての演算結果z=[z₁, z₂, z₃, z₄,
z₅]が格納されて、（５）式の解zが求まる。

【００５４】次に、上記前進代入により求まった行列z
を用いて、図６に示す行列式を、（６）式の後退代入に
より計算する。このとき、前進代入により第４のメモリ
２９に格納された行列zを第２のメモリ２５に転送す
る。また三角行列Aの要素が格納されている第１のメモ
リ２２と第３のメモリ２７、さらに、行列zを格納する
第２のメモリ２５のアドレス位置は、前進代入の計算終
了時と同じ位置から開始する。またシフトレジスタ２１
にリセットをかけて、各レジスタの初期化を行ない、図
６に示す行列演算を後退代入により実行する。後退代入
の計算は、初期状態から始まって５サイクルで行う。

【００５５】（初期状態）後退代入の計算開始時のシフ
トレジスタ２１の状態および第１、第２、第３のメモリ
のメモリ２２、２５、２７に格納されている値と、シフ
トレジスタ２１および第１、第２、第３のメモリ２２、
２５、２７から出力される値は、図６に示すようにな
る。

【００５６】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[0,0,0,0]が出力される。第１のメモリ２２
の各メモリ２２−１（メモリ１）、２２−２（メモリ
２）、２２−３（メモリ３）、２２−４（メモリ４）か
らは、次の値が出力される。つまり、メモリ１からはa
２=a₅₄が出力され、メモリ２からはa３= a₅₃が出力さ
れ、メモリ３からはa４=a₅₂が出力され、メモリ４から
はa5=a₅₁が出力される。また第２のメモリ２５からはy=
y₅が出力される。第３のメモリ２７からはa１= a₅₅が出
力される。

【００５７】続いて各サイクルにおける計算手順を述べ
る。

【００５８】（１サイクル目）行列演算装置２０は、初
期状態においてシフトレジスタ２１および第１、第２、
第３のメモリ２２、２５、２７から出力される行列の要
素に基づき、d₅の要素を求める。このとき、（６）式で
示す計算式の通り、d₅=１/a₅₅×z₅の計算を実行する。
そして、第４のメモリ２９およびシフトレジスタ２１に
は演算結果d₅が格納される。演算実行後、第２のメモリ
２５および第３のメモリ２７はアドレスがディクリメン
トされるようになっている。しかし、第１のメモリ２２
のアドレスはディクリメントされないようになってい
る。

【００５９】（２サイクル目）行列演算装置２０は、d₄
の成分を算出するために、（６）式で示す計算式の通
り、d₄=１/a₄₄×(z₄-a₅₄d₅)の計算を実行する。このと
き、実行前のシフトレジスタ２１の状態と、出力される
値、および第１、第２、第３のメモリ２２、２５、２７
から出力される値は、図７にも示したように以下のよう
になる。

【００６０】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[d₅, 0, 0, 0]が出力される。第１のメモリ
２２の各メモリ２２−１（メモリ１）、２２−２（メモ
リ２）、２２−３（メモリ３）、２２−４（メモリ４）
からは、次の値が出力される。つまり、メモリ１からは
a２=a₅₄が出力され、メモリ２からはa３= a₅₃が出力さ
れ、メモリ３からはa４=a₅₂が出力され、メモリ４から
はa5=a₅₁が出力される。また第２のメモリ２５からはz=
y₄が出力される。さらに第３のメモリ２７からはa₁= a
₄₄が出力される。

【００６１】そして、第４のメモリ２９およびシフトレ
ジスタ２１には演算結果d₄が格納される。演算実施後、
第２のメモリ２５および第３のメモリ２７はアドレスが
ディクリメントされる。また第１のメモリ２２のうち、
メモリ２２−１（メモリ１）のアドレスのみディクリメ
ントされる。

【００６２】（３サイクル目）行列演算装置２０は、d₃
の成分を算出するために、（６）式で示す計算式の通
り、d₃=１/a₃₃×(z₃-a₄₃d₄-a₅₃d₅)の計算を実行する。
このとき、実行前のシフトレジスタ２１の状態と、出力
される値、および第１、第２、第３のメモリ２２、２
５、２７から出力される値は、図７にも示したように以
下のようになる。

【００６３】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[d₄, d₅, 0, 0]が出力される。第１のメモリ
２２の各メモリ２２−１（メモリ１）、２２−２（メモ
リ２）、２２−３（メモリ３）、２２−４（メモリ４）
からは、次の値が出力される。つまり、メモリ１からは
a２=a₄₃が出力され、メモリ２からはa３= a₅₃が出力さ
れ、メモリ３からはa４=a₅₂が出力され、メモリ４から
はa5=a₅₁が出力される。また第２のメモリ２５からはz=
z₃が出力される。さらに第３のメモリ２７からはa₁= a
₃₃が出力される。

【００６４】そして、第４のメモリ２９およびシフトレ
ジスタ２１には演算結果d₃が格納される。演算実施後、
第２のメモリ２５および第３のメモリ２７はアドレスが
ディクリメントされる。また第１のメモリ２２のうち、
メモリ１とメモリ２のアドレスがディクリメントされ
る。

【００６５】（４サイクル目）行列演算装置２０は、d₂
の成分を算出するために、（６）式で示す計算式の通
り、d₂=１/a₂₂×(z₂-a₃₂d₃-a₄₂d₄-a₅₂d₅)の計算を実行
する。このとき、実行前のシフトレジスタ２１の状態
と、出力される値、および第１、第２、第３のメモリ２
２、２５、２７から出力される値は、図８にも示したよ
うに以下のようになる。

【００６６】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[d₃, d₄, d₅, 0]が出力される。第１のメモ
リ２２の各メモリ２２−１（メモリ１）、２２−２（メ
モリ２）、２２−３（メモリ３）、２２−４（メモリ
４）からは、次の値が出力される。つまり、メモリ１か
らはa２=a₃₂が出力され、メモリ２からはa３= a₄₂が出
力され、メモリ３からはa４=a₅₂が出力され、メモリ４
からはa5=a₅₁が出力される。また第２のメモリ２５から
はz=z₂が出力される。さらに第３のメモリ２７からはa₁
= a₂₂が出力される。

【００６７】そして、第４のメモリ２９およびシフトレ
ジスタ２１には演算結果d₂が格納される。演算実行後、
第２のメモリ２５および第３のメモリ２７はアドレスが
ディクリメントされる。また第１のメモリ２２のうち、
メモリ１、メモリ２およびメモリ３のアドレスがディク
リメントされる。

【００６８】（５サイクル目）行列演算装置２０は、d₁
の成分を算出するために、（６）式で示す計算式の通
り、d₁=１/a₁₁×(z₁-a₂₁d₂-a₃₁d₃-a₄₁d₄-a₅₁d₅)の計算
を実行する。このとのき、実行前のシフトレジスタ２１
の状態と、出力される値、および第１、第２、第３のメ
モリ２２、２５、２７から出力される値は、図８にも示
したように以下のようになる。

【００６９】シフトレジスタ２１から[REG１,REG２,REG
３,REG４]=[d₂, d₃, d₄, d₅]が出力される。第１のメモ
リ２２の各メモリ２２−１（メモリ１）、２２−２（メ
モリ２）、２２−３（メモリ３）、２２−４（メモリ
４）からは、次の値が出力される。つまり、メモリ１か
らはa２=a₂₁が出力され、メモリ２からはa３= a₃₁が出
力され、メモリ３からはa４=a₄₁が出力され、メモリ４
からはa5=a₅₁が出力される。また第２のメモリ２５から
はz=z₁が出力される。さらに第３のメモリ２７からはa₁
=a₁₁が出力される。

【００７０】そして、第４のメモリ２９には演算結果d₁
が格納される。この結果、第４のメモリ２９には全ての
演算結果ｄ=[d₁, d₂, d₃, d₄, d₅]が格納されて、
（６）式の解ｄが求まる。

【００７１】このように、実施の形態に係る行列演算装
置２０では、シフトレジスタ２１と、Ｎ行×Ｎ列の既知
の三角行列行列Ａの対角要素が格納された第１のメモリ
２２と、Ｎ行×１列の既知の行列の要素が格納された第
２のメモリ２５と、Ｎ行×Ｎ列の既知の三角行列Ａの対
角要素が格納された第３のメモリ２７とが設けられてい
ると共に、シフトレジスタ２１の複数出力と第１のメモ
リ２２に格納された複数の対角要素とをそれぞれ乗算す
る乗算器２３−１〜２３−Ｎ−１と、乗算結果を加算す
る加算器２４と、第２のメモリ２５に格納された要素か
ら加算結果を減算する減算器２６と、減算結果を第３の
メモリ２７に格納された対角要素により除算する除算器
２８とが設けられ、除算結果をシフトレジスタ２１の最
前段に入力する処理を巡回的に行うようになされてい
る。

【００７２】この結果、上述したように、第１のメモリ
２２、第２のメモリ２５、第３のメモリ２７の読出しア
ドレスを順次インクリメントまたはディクリメントする
だけで巡回的に前進代入演算および後進代入演算を行っ
て、目的とするＮ行×Ｎ列の行列に関する連立一次方程
式の解ｄを求めることができる。

【００７３】以上の構成によれば、連立一次方程式の解
を求めるために三角分解された三角行列に対する前進代
入および後進代入法を実行する際に、１サイクルで一つ
の要素を要素を算出することが可能となるため、連立一
次方程式の演算を高速に行うことができる行列演算装置
１０、２０を実現できる。

【００７４】また各サイクルでの演算結果をシフトレジ
スタ１１、２１の最前段に入力するようにし、順次シフ
トレジスタ１１、２１に格納された複数の演算結果を次
のサイクルで使用しているので、効率の良い演算が可能
となる。

【００７５】（応用例）また本発明による行列演算装置
を移動体通信の受信装置に用いると、顕著な効果を得る
ことができる。以下これを具体的に説明する。移動体通
信の受信装置では、マルチパスフェージングによる干
渉、シンボル間干渉および多元接続干渉等の様々な干渉
を除去して復調信号を取り出す方法として、ジョイント
・ディテクション（Joint Detection;以下「ＪＤ」とい
う。）を用いた干渉信号除去方法がある。このＪＤにつ
いては、"Zero Forcing and Minimum Mean-Square-Erro
r Equalization for Multiuser Detection in Code-Div
ision Multiple-Access Channels"（Klein A., Kaleh
G.K., Baier P.W., IEEE Trans. Vehicular Technolog
y, vol.45, pp.276-287, 1996.）により、開示されてい
る。

【００７６】図９は、ＪＤを用いた干渉信号除去装置の
構成を示すブロック図である。受信信号は、遅延器３１
とマッチトフィルタ（ＭＦ♯１）３２ａ〜マッチトフィ
ルタ（ＭＦ♯Ｎ）３２ｎとに送られる。

【００７７】マッチトフィルタ３２ａ〜３２ｎでは、受
信信号のタイムスロットにおけるミッドアンブル部分が
用いられて、それぞれのユーザ毎にチャネル推定がなさ
れる。すなわち、マッチトフィルタ３２ａ〜３２ｎで
は、それぞれユーザ１〜ユーザｎに割り当てられた既知
のミッドアンブルと上記受信信号におけるミッドアンブ
ル部分との相関が想定される最大遅延幅の範囲において
とられることにより、各ユーザ毎のチャネル推定値（行
列）が得られる。そしてユーザ１〜ユーザｎに対するチ
ャネル推定値は、ＪＤ部３３に送られる。

【００７８】ＪＤ部３３では、上記各ユーザ毎のチャネ
ル推定値を用いた以下に述べる行列演算が行われる。す
なわち、まず、各ユーザ毎のチャネル推定値と、それぞ
れのユーザに割り当てられた拡散コードとのたたみ込み
演算が行われることにより、各ユーザ毎のたたみ込み演
算結果（行列）が得られる。これにより、各ユーザ毎の
たたみ込み演算結果を規則的に配置した行列Ａ（以下
「システムマトリクス」という。）が得られる。

【００７９】さらにシステムマトリクスＡを用いて次式
に示す行列乗算を行うことにより、次式に示す行列Ｂを
得る。

【００８０】

【数７】ただし、Ａ^Hは、システムマトリクスＡの共役転置行列
であり、（Ａ^H・Ａ）^-1は、Ａ^H・Ａの逆行列である。

【００８１】上記のような行列演算により得られた行列
Ｂは、乗算部３４に送られる。乗算部３４では、遅延器
３１から送られた受信信号のデータ部分と、ＪＤ部３３
から送られた行列Ｂとの間で乗算処理がなされることに
より、干渉が除去された各ユーザ毎のデータが得られ
る。このとき得られた各ユーザ毎のデータは、識別器３
５に送られる。識別器３５では、乗算部３４から送られ
た各ユーザ毎のデータについての硬判定がなされること
により、復調データが得られる。以上のように、ＪＤ処
理を行う干渉信号除去装置３０によれば、逆拡散および
ＲＡＫＥ合成を行うことなく、干渉を除去した復調デー
タが得られる。

【００８２】ここでＪＤ部３３に本発明による行列演算
装置を適用すれば、（７）式の行列演算を高速に行っ
て、前記行列Ｂを求めることができるようになる。特
に、移動体通信においては、干渉成分の時間変動が大き
いので、本発明による行列演算装置の高速演算効果が顕
著に表れる。また本発明の行列演算装置は、簡易な構成
により実現できるので、一段と小型の携帯型受信装置を
実現できるようになる。

【００８３】また図９に示す干渉除去装置３０は、マッ
チトフィルタ３２ａ〜３２ｎを有するので、このマッチ
トフィルタ３２ａ〜３２ｎの構成を、本発明の行列演算
装置と共用すれば、構成を一段と簡単化できる。具体的
に説明する。本発明の行列演算装置はシフトレジスタ
と、複数の乗算器と、加算器とを有する構成となってい
る。一方、マッチトフィルタは一般的にシフトレジスタ
と複数の乗算器と加算器とにより構成されている。そこ
で、例えばマッチトフィルタ３２ａ〜３２ｎによるチャ
ネル推定値の演算と、ＪＤ部３３による行列演算とを時
分割で行うようにすれば、マッチトフィルタ３２ａ〜３
２ｎを行列演算処理においても有効に利用できるように
なる。この結果、ＪＤ部３３の構成を簡単化できる。

【００８４】またここでは受信信号のチャネル推定用に
設けられたマッチトフィルタとジョイントディテクショ
ン部を組み合わせた場合について述べたが、マッチトフ
ィルタはデータの相関をとるために広く用いられている
ので、チャネル推定用のマッチトフィルタと組み合わせ
る場合に限らず、例えば自動周波数制御処理や同期処理
に用いられているマッチトフィルタと組み合わせるよう
にしてもよい。

【００８５】（他の実施の形態）なお上述の実施の形態
では、本発明の行列演算装置を、図１および図２に示す
ような構成としたが、本発明はこれに限らず、要は、三
角行列の対角要素をメモリに記憶させ、シフトレジスタ
の各シフト段からの出力とメモリからの対角要素出力と
を用いた演算を行い、演算結果をシフトレジスタに入力
し、シフトレジスタの各シフト段からの新たなレジスタ
出力とメモリからの対角要素とを用いた演算処理処理
を、巡回的に繰り返すことにより連立一次方程式を解く
ようにすればよい。

【００８６】このようにすれば、行列演算に必要な行列
の対角要素がメモリに格納されているので、全ての要素
を並列に演算処理に用いることができ、単に巡回的な演
算処理を施すだけで大規模な連立一次方程式の解を求め
ることができるようになる。

【００８７】また上述の実施の形態では、本発明による
行列演算装置を（１）式〜（６）式で示す連立一次方程
式における解を求める際に適用した場合について述べた
が、本発明はこれに限らず、コレスキー分解または近似
コレスキー分解を使って行列演算を行う場合に広く適用
でき、上述の実施の形態と同様の効果を得ることができ
る。

【００８８】

【発明の効果】以上説明したように，本発明によれば、
三角行列の対角要素をメモリに記憶させ、シフトレジス
タの各シフト段からの出力とメモリからの対角要素出力
とを用いた演算を行い、演算結果をシフトレジスタに入
力し、シフトレジスタの各シフト段からの新たなレジス
タ出力とメモリからの対角要素とを用いた演算処理を、
巡回的に繰り返すことにより連立一次方程式を解くよう
にしたので、プロセッサ間のデータの授受を無くし、小
さい回路規模で演算を効率良く高速に行うことができる
行列演算装置を実現できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る行列演算装置の構成
を示すブロック図

【図２】５行×５列の行列に関する連立一次方程式の解
を求める行列演算装置の構成を示すブロック図

【図３】実施の形態による下三角行列のデータ配置を示
す図

【図４】前進代入計算時のシフトレジスタおよびメモリ
についての１サイクル目〜３サイクル目までの状態遷移
を示す図

【図５】前進代入計算時のシフトレジスタおよびメモリ
についての４サイクル目〜演算終了までの状態遷移を示
す図

【図６】実施の形態による上三角行列のデータ配置を示
す図

【図７】後退代入計算時のシフトレジスタおよびメモリ
についての１サイクル目〜３サイクル目までの状態遷移
を示す図

【図８】後退代入計算時のシフトレジスタおよびメモリ
についての４サイクル目〜演算終了までの状態遷移を示
す図

【図９】本発明による行列演算装置が用いられる干渉信
号除去装置の構成を示すブロック図

【符号の説明】

１０、２０行列演算装置１１、２１シフトレジスタ１２、２２第１のメモリ１３、２３乗算器１４、２４加算器１５、２５第２のメモリ１６、２６減算器１７、２７第３のメモリ１８、２８除算器１９、２９第４のメモリ３０干渉信号除去装置３２ａ〜３２ｎマッチトフィルタ３３ジョイントディテクション部

Claims

【特許請求の範囲】

【請求項１】三角行列を用いて連立一次方程式を解く
行列演算装置であって、シフトレジスタと、前記三角行
列の対角要素が格納された記憶手段と、前記シフトレジ
スタの各シフト段からのレジスタ出力と前記記憶手段か
ら出力される対角要素出力とを用いた演算を行う演算手
段と、を具備し、前記演算手段により得られた演算結果
を前記シフトレジスタに入力し、前記シフトレジスタか
らの新たなレジスタ出力と前記記憶手段から出力される
対角要素出力とを用いた演算処理を、巡回的に繰り返す
ことにより前記連立一次方程式を解く、ことを特徴とす
る行列演算装置。
【請求項２】前記三角行列がＮ行×Ｎ列の行列につい
ての三角行列の場合、前記シフトレジスタは、（Ｎ−１）段のシフト段を有
し、前記記憶手段は、前記三角行列の対角要素が格納され演
算サイクル毎に異なる複数の対角要素を出力する第１の
メモリと、Ｎ行×１列の既知の行列の要素が格納され演
算サイクル毎に１つの行列要素を出力する第２のメモリ
と、前記三角行列の対角要素が格納され演算サイクル毎
に１つの対角要素を出力する第３のメモリとを有し、前記演算手段は、前記複数のレジスタ出力と前記第１の
メモリからの複数の対角要素出力とを乗算する複数の乗
算器と、これらの乗算器による乗算結果を加算する加算
器と、この加算器による加算結果により前記第２のメモ
リからの行列要素出力を減算する減算器と、この減算器
による減算結果を前記第３のメモリからの対角要素出力
で除算する除算器とを有し、前記除算器から順次出力される除算結果を前記シフトレ
ジスタに入力すると共に、前記除算器から順次出力され
る除算結果を前記連立一次方程式の解とする、ことを特徴とする請求項１に記載の行列演算装置。
【請求項３】前進代入および後進代入による計算を順
に行って前記連立一次方程式の解を求める場合、前進代
入により求めた解を前記第２のメモリの行列要素として
格納し、後進代入時には、演算サイクル毎に、前記第
１、第２及び第３のメモリに格納された行列要素を前進
代入時とは逆の順に読み出すようにすることを特徴とす
る請求項２に記載の行列演算装置。
【請求項４】請求項１から請求項３のいずれかに記載
の行列演算装置を具備することを特徴とする移動体通信
システムの干渉除去装置。
【請求項５】データの相関を取るために設けられたマ
ッチトフィルタを構成するシフトレジスタ、複数の乗算
器および加算器を、前記行列演算装置のシフトレジス
タ、複数の乗算器および加算器として共用する、ことを
特徴とする請求項４に記載の移動体通信システムの干渉
除去装置。