JPS6117415B2 - - Google Patents
Info
- Publication number
- JPS6117415B2 JPS6117415B2 JP16530778A JP16530778A JPS6117415B2 JP S6117415 B2 JPS6117415 B2 JP S6117415B2 JP 16530778 A JP16530778 A JP 16530778A JP 16530778 A JP16530778 A JP 16530778A JP S6117415 B2 JPS6117415 B2 JP S6117415B2
- Authority
- JP
- Japan
- Prior art keywords
- matrix
- output
- adder
- supplied
- equation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000011159 matrix material Substances 0.000 claims description 75
- 238000000034 method Methods 0.000 description 13
- 125000004122 cyclic group Chemical group 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 125000002015 acyclic group Chemical group 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
この発明はサンプルされたデジタル信号をデジ
タル処理して波出力を得る巡回形、又は非巡回
形フイルタに関する。 この種のフイルタにおいて高速度処理を可能と
する手法としてブロツク処理方法がある。これは
例えばC.S.Burrus著“Block implementation of
digital filters”米国雑誌IEEE Trans vol CT−
18通し頁697〜701、Nov.1971、或いはS.Mitra他
著“Block implementation of recursive digital
filter−new structures and properties”米国雑
誌IEEE、Trans.vol.CAS−25.No.4.通し頁200〜
207.Apr.1978などで提案されている。この手法は
ブロツク処理のアルゴリズムを表現する行列を、
いわゆるサイクリツクコンボルーシヨンの行列に
拡張して高速コンボルーシヨン（たゝみ込み積
分）の手法を用いるものである。これはパイプラ
イン処理に比べてその演算規模が大幅に低減され
る。 しかしこの方法では入力信号と出力信号とを直
接関係ずける回路方程式を行列で表現して用いて
いるため冗長性が残り、それだけ演算数が多く、
かつ処理速度が遅くなつた。更にサイクリツクコ
ンボルーシヨンの行列とするために行列サイズの
拡張を行つている。このため高速コンボルーシヨ
ンを時分割多重処理する場合のバツフアメモリの
容量が大きくなると云う欠点もあつた。 この発明の目的は冗長性がなく、従つて演算規
模を減少することができるデジタルフイルタを提
供することにある。 以下この発明によるデジタルフイルタを説明す
る。非巡回形デジタルフイルタは巡回形デジタル
フイルタに含まれるため、以下の説明では巡回形
について行う。巡回形フイルタの伝達関数Ｈ
（Ｚ）は一般に(1)式で表わされる。 Ｚ＝ｅj〓T、Ｔはサンプリング周期、ω＝２π
ｆ、ｆは周波数(1)式を実現する回路は例えば第１
図に示すようになる。即ち入力端子１１よりの周
期Ｔでサンプルされたデジタル入力信号ｘoは加
算器１２へ供給され、その加算器１２の出力ｕo
は乗算器１０及び遅延時間Ｔの遅延器２１へ供給
される。遅延器２１の出力側にはＮ−１個の遅延
時間Ｔの各遅延器２２〜２Nが直列に接続され
る。これ等遅延器２１〜２Nの各出力はそれぞれ
乗算器３１〜３Nでそれぞれ係数b1〜ｂNが乗算さ
れて加算器１２へ供給される。更に遅延器２１〜
２Nの各出力は乗算器１１〜１Nにもそれぞれ供給
され、それぞれ係数a1〜ａNが乗算されて加算器
１３へ供給される。この加算器１３には乗算器１
０で係数a0が乗算された出力も供給され、その加
算出力は出力端子１４へ出力ynとして供給され
る。 この第１図に示した回路をそのまゝ実行する
と、出力ynの１サイプルを計算するために必要
とする乗算は2N＋１回にもなる。非巡回形フイ
ルタの場合は(1)式でｂiがすべてゼロであり、従
つて第１図で加算器１２及び乗算器３１〜３Nが
省略されたものになる。 所で第１図の入力ｘo、内部変数ｕo、出力ｙo
の関係は(2)式及び(3)式で示される。
タル処理して波出力を得る巡回形、又は非巡回
形フイルタに関する。 この種のフイルタにおいて高速度処理を可能と
する手法としてブロツク処理方法がある。これは
例えばC.S.Burrus著“Block implementation of
digital filters”米国雑誌IEEE Trans vol CT−
18通し頁697〜701、Nov.1971、或いはS.Mitra他
著“Block implementation of recursive digital
filter−new structures and properties”米国雑
誌IEEE、Trans.vol.CAS−25.No.4.通し頁200〜
207.Apr.1978などで提案されている。この手法は
ブロツク処理のアルゴリズムを表現する行列を、
いわゆるサイクリツクコンボルーシヨンの行列に
拡張して高速コンボルーシヨン（たゝみ込み積
分）の手法を用いるものである。これはパイプラ
イン処理に比べてその演算規模が大幅に低減され
る。 しかしこの方法では入力信号と出力信号とを直
接関係ずける回路方程式を行列で表現して用いて
いるため冗長性が残り、それだけ演算数が多く、
かつ処理速度が遅くなつた。更にサイクリツクコ
ンボルーシヨンの行列とするために行列サイズの
拡張を行つている。このため高速コンボルーシヨ
ンを時分割多重処理する場合のバツフアメモリの
容量が大きくなると云う欠点もあつた。 この発明の目的は冗長性がなく、従つて演算規
模を減少することができるデジタルフイルタを提
供することにある。 以下この発明によるデジタルフイルタを説明す
る。非巡回形デジタルフイルタは巡回形デジタル
フイルタに含まれるため、以下の説明では巡回形
について行う。巡回形フイルタの伝達関数Ｈ
（Ｚ）は一般に(1)式で表わされる。 Ｚ＝ｅj〓T、Ｔはサンプリング周期、ω＝２π
ｆ、ｆは周波数(1)式を実現する回路は例えば第１
図に示すようになる。即ち入力端子１１よりの周
期Ｔでサンプルされたデジタル入力信号ｘoは加
算器１２へ供給され、その加算器１２の出力ｕo
は乗算器１０及び遅延時間Ｔの遅延器２１へ供給
される。遅延器２１の出力側にはＮ−１個の遅延
時間Ｔの各遅延器２２〜２Nが直列に接続され
る。これ等遅延器２１〜２Nの各出力はそれぞれ
乗算器３１〜３Nでそれぞれ係数b1〜ｂNが乗算さ
れて加算器１２へ供給される。更に遅延器２１〜
２Nの各出力は乗算器１１〜１Nにもそれぞれ供給
され、それぞれ係数a1〜ａNが乗算されて加算器
１３へ供給される。この加算器１３には乗算器１
０で係数a0が乗算された出力も供給され、その加
算出力は出力端子１４へ出力ynとして供給され
る。 この第１図に示した回路をそのまゝ実行する
と、出力ynの１サイプルを計算するために必要
とする乗算は2N＋１回にもなる。非巡回形フイ
ルタの場合は(1)式でｂiがすべてゼロであり、従
つて第１図で加算器１２及び乗算器３１〜３Nが
省略されたものになる。 所で第１図の入力ｘo、内部変数ｕo、出力ｙo
の関係は(2)式及び(3)式で示される。
【表】
【表】
(2)式を行列で表わすと次のようになる。
(4)式において左辺の行列を〔B1〕、ベクトルを
Ｕo、右辺第１項のベクトルをＸo、第２項の行列
を〔B2〕、ベクトルをＵo-Nとすると、 〔B1〕Ｕo＝Ｘo＋〔B2〕Ｕo-N (5) となる。従つて内部変数Ｕoは(6)式で表わせる。 Ｕo＝〔B1〕-1｛Ｘo＋〔B2〕Ｕo-N (6) (6)式の〔B1〕-1は一般に(7)式で表わせる。 一方、(3)式を行列で表わすと(8)式となる。 (8)式の左辺のベクトルをＹo、右辺の第１項の
行列を〔A0〕、第２項の行列を〔A1〕とすると、 Ｙo＝〔A0〕Ｕo＋〔A1〕Ｕo-N (9) と表わせる。(8)式の右辺第１項の行列〔A0〕を０
及びa0のみの行列とその他との二つの行列に分け
その後者とベクトルＵoの積と右辺第２項とを加
算して変形すると(10)式となる。 この右辺第２項の行を〔Ｕ〕、ベクトルをA1と
すると、 Ｙo＝a0Uo＋〔Ｕ〕A1 (11) となる。(6)式及び(11)式を解けば、出力Ｙoが得ら
れる。これを実現する回路は例えば第２図に示す
ように構成される。即ち入力端子２１からの周期
ＴごとにサンプルされたＮ個のデジタル信号ｘo
〜ｘo-N+1、即ち信号Ｘoは加算器２２へ供給さ
れ、加算器２２の出力は第１行列演算器２３へ供
給される。第１行列演算器２３においてはフイル
タ特性で決るサイズＮの係数行列〔B1〕-1が加算
器２２の出力に対し乗算される。 １行列演算器２３の出力Ｕoは遅延時間がNTの
遅延器２８へ供給され、その出力Ｕo-Nは第２行
列演算器２９へ供給される。この第２行列演算器
２９ではフイルタ特性で決るサイズＮの係数行列
〔B2〕をその入力Ｕo-Nに対し乗算する。従つて(6)
式の右辺、括弧内の第２項が得られ、これが加算
器２２へ供給され、加算器２２の出力は(6)式の据
弧内となる。これより第１行列演算器２３の出力
は(6)式の演算結果になる。 更に遅延器２８の入力信号Ｕo及び出力信号Ｕo
−Ｎは第３行列演算器３７へ供給され、これ等入力
を要素としてサイズＮの行列〔Ｕo〕を作り、こ
れに端子４０からのフイルタ特性で決る係数A1
が乗算され、(11)式の右辺の第２項が得られる。第
１行列演算器２３の出力Ｕoは乗算器３８にも供
給されてフイルタ特性で決る係数a0が乗算され、
(11)式の右辺の第１項が得られる。乗算器３８の出
力及び第３行列演算器３７の出力は加算器３９で
加算され、(11)式の演算結果Ｙoが得られて出力端
子４１へ供給される。 この回路によれば入力信号Ｘoを内部変数Ｕoと
関係ずけ、この内部変数Ｕoで出力信号Ｙoを表現
することにより行列演算は第１〜第３行列回路２
３，２９，３７による３回のみである。しかし、
先に挙げた文献に示されている場合は入力信号と
出力信号とを直接関係づけた行列で表現し、これ
を回路化しているため、行列演算が４回必要であ
つた。よつて第２図の構成によれば従来のものよ
りも演算規模は3/4になる。 更に行列演算器２３，２９，３７における行列
演算は以下に述べるようにサイクリツクコンボル
ーシヨンの行列に変形でき、いわゆる高速コンボ
ルーシヨン（たゝみ込み積分）の手法を用いて行
うことができる。この手法は例えば中山、日比野
著“高速たたみ込み積分に関する一検討”電子通
信学会、回路とシステム理論研究会資料CST78
−37、通し頁９〜16に述べられている。従来にお
いては高速コンボルーシヨン手法を行うため行列
のサイズを拡大していた。 しかし、次のようにすれば高速コンボルーシヨ
ンにより行えるように行列の変形を、サイズを拡
張することなく行う。即ち行列〔B1〕-1、〔B2〕、
〔Ｕ〕は一般に(12)式で表わせる。 こゝで、 ｅi＝ｆi＋ｇi ｉ＝０〜Ｎ−１ ｅi＝ｆi−ｇi ｉ＝１〜Ｎ−１ (12)式は（13）式のようにサイクリツク及び準サ
イクリツクな行列の和に分解できる。 従つて（13）式の第１項及び第２項は何れも高
速コンボルーシヨンの手法を用いることができ、
しかもその行列のサイズは変形のサイズと同一で
あつて行列のサイズは拡張されない。行列演算に
おいて演算回路を多々利用するために従来より時
分割多重処理が行われているが、そのためにはデ
ータを一時記憶するバツフアメモリが必要とな
る。このような時分割多重処理を行うためバツフ
アメモリは行列のサイズが大きくなると大きくな
る。従つて上記のようにすれば行列のサイズを拡
大しないため上記バツフアメモリが小さくなる。 (6)式及び(11)式の各行列は（13）式に従つて 〔B1〕-1＝〔B11〕＋〔B12〕 〔B2〕＝〔B21〕＋〔B22〕 〔Ｕ〕＝〔U1〕＋〔U2〕 に分解される。従つてこのように分解すると第２
図の構成は第３図に示すように変形できる。第１
行列演算器２３では入力Ｘoに行列〔B11〕を乗算
する高速たゝみ込み積分器２４及び行列〔B12〕を
する高速たゝみ込み積分器２にそれぞれ供給さ
れ、これ等高速たゝみ込み積分器２４，２５の演
算出力は加算器２６で加算され、ベクトルＵoが
得られる。なお(12)式よりｆi＝ｅｉ＋ｅｉ′／２、ｇi
＝ ｅｉ−ｅｉ′／２の関係で、行列〔B11〕〔B12〕の各要
素は行 列〔B1〕-1の各要素より演算される。従つて行列
〔B11〕〔B12〕はフイルタ特性により決る係数であ
る。 行列演算器２９では行列〔B21〕及び〔B22〕と出
力Ｕo-Nとの乗算をそれぞれ行う高速たゝみ込み
積分器３１及び３２と、これ等の出力が加算され
る加算器３３とにより構成される。行列〔B21〕
〔B22〕もフイルタ特性により決る係数であり、行
列〔B11〕〔B12〕と同様にフイルタ特性が決れば固
定である。 しかし行列〔Ｕo〕は行列演算器２３の演算結
果であり、最初から得られているものではなく、
従つて行列〔Ｕo〕に対する（13）式の分解を予
め行つておくことはできない。（13）式の分解を
行うためには行列〔Ｕo〕の各要素及び(12)式から
理解されるようにその分解されたｆiは
ｕｏ−ｉ＋ｕｏ−Ｎ−ｉ＋２／２で、ｇiはＵｏ−ｉ−
ｕｏ−Ｎ−ｉ＋２／２でそれぞれ 求まる。この演算を行つて行列〔Ｕo〕の各要素
を求めるため、遅延器２８の入力Ｕo及び出力Ｕo
-Nは和回路２６へ供給されて加算され、上記各ｆ
iが作られ、また入力Ｕo及び出力Ｕo-Nが差回路
２７へ供給されて減算され、上記各ｇiが得られ
る。和回路２６の出力より行列〔U1〕が得られ、
これと端子４０からのベクトルA1との乗算が高
速たゝみ込み積分器３４で行われる。差回路２７
の出力より行列〔U2〕が得られ、これとベクトル
A1との乗算が高速たゝみ込み積分器３５で行わ
される。これ等高速たゝみ込み積分器３４，３５
の出力は加算器３６で加算される。この場合乗算
器８の出力を加算器３６へ供給して、加算器３９
を省略してもよい。 第３図に示したようにすれば行列サイズを拡張
することなく、行列演算を高速コンボルーシヨン
の手法で行うことができ、従つて各行列演算器に
おいて、時分割処理を行う場合、必要とするバツ
フアメモリの容量は小さくなる。しかも第３図で
は行列演算器は３個で済む。なお第２図における
行列演算器２３，２９，３７は必ずしも高速たゝ
み込み積分（高速コンボルーシヨン）によらなく
てもよく、また行列のサイズの拡張を行つた高速
コンボルーシヨンによつてもよい。また上記高速
コンボルーシヨンの手法により行列演算を行う場
合は、必ずしも上記第２図に示したように内部変
数Ｕoで関係ずけないで、入力Ｘoと出力Ｙoとを
直接関係づける場合でも、上記(12)式及び（13）式
の手法により行列のサイズを拡張することなく行
うことができる。
Ｕo、右辺第１項のベクトルをＸo、第２項の行列
を〔B2〕、ベクトルをＵo-Nとすると、 〔B1〕Ｕo＝Ｘo＋〔B2〕Ｕo-N (5) となる。従つて内部変数Ｕoは(6)式で表わせる。 Ｕo＝〔B1〕-1｛Ｘo＋〔B2〕Ｕo-N (6) (6)式の〔B1〕-1は一般に(7)式で表わせる。 一方、(3)式を行列で表わすと(8)式となる。 (8)式の左辺のベクトルをＹo、右辺の第１項の
行列を〔A0〕、第２項の行列を〔A1〕とすると、 Ｙo＝〔A0〕Ｕo＋〔A1〕Ｕo-N (9) と表わせる。(8)式の右辺第１項の行列〔A0〕を０
及びa0のみの行列とその他との二つの行列に分け
その後者とベクトルＵoの積と右辺第２項とを加
算して変形すると(10)式となる。 この右辺第２項の行を〔Ｕ〕、ベクトルをA1と
すると、 Ｙo＝a0Uo＋〔Ｕ〕A1 (11) となる。(6)式及び(11)式を解けば、出力Ｙoが得ら
れる。これを実現する回路は例えば第２図に示す
ように構成される。即ち入力端子２１からの周期
ＴごとにサンプルされたＮ個のデジタル信号ｘo
〜ｘo-N+1、即ち信号Ｘoは加算器２２へ供給さ
れ、加算器２２の出力は第１行列演算器２３へ供
給される。第１行列演算器２３においてはフイル
タ特性で決るサイズＮの係数行列〔B1〕-1が加算
器２２の出力に対し乗算される。 １行列演算器２３の出力Ｕoは遅延時間がNTの
遅延器２８へ供給され、その出力Ｕo-Nは第２行
列演算器２９へ供給される。この第２行列演算器
２９ではフイルタ特性で決るサイズＮの係数行列
〔B2〕をその入力Ｕo-Nに対し乗算する。従つて(6)
式の右辺、括弧内の第２項が得られ、これが加算
器２２へ供給され、加算器２２の出力は(6)式の据
弧内となる。これより第１行列演算器２３の出力
は(6)式の演算結果になる。 更に遅延器２８の入力信号Ｕo及び出力信号Ｕo
−Ｎは第３行列演算器３７へ供給され、これ等入力
を要素としてサイズＮの行列〔Ｕo〕を作り、こ
れに端子４０からのフイルタ特性で決る係数A1
が乗算され、(11)式の右辺の第２項が得られる。第
１行列演算器２３の出力Ｕoは乗算器３８にも供
給されてフイルタ特性で決る係数a0が乗算され、
(11)式の右辺の第１項が得られる。乗算器３８の出
力及び第３行列演算器３７の出力は加算器３９で
加算され、(11)式の演算結果Ｙoが得られて出力端
子４１へ供給される。 この回路によれば入力信号Ｘoを内部変数Ｕoと
関係ずけ、この内部変数Ｕoで出力信号Ｙoを表現
することにより行列演算は第１〜第３行列回路２
３，２９，３７による３回のみである。しかし、
先に挙げた文献に示されている場合は入力信号と
出力信号とを直接関係づけた行列で表現し、これ
を回路化しているため、行列演算が４回必要であ
つた。よつて第２図の構成によれば従来のものよ
りも演算規模は3/4になる。 更に行列演算器２３，２９，３７における行列
演算は以下に述べるようにサイクリツクコンボル
ーシヨンの行列に変形でき、いわゆる高速コンボ
ルーシヨン（たゝみ込み積分）の手法を用いて行
うことができる。この手法は例えば中山、日比野
著“高速たたみ込み積分に関する一検討”電子通
信学会、回路とシステム理論研究会資料CST78
−37、通し頁９〜16に述べられている。従来にお
いては高速コンボルーシヨン手法を行うため行列
のサイズを拡大していた。 しかし、次のようにすれば高速コンボルーシヨ
ンにより行えるように行列の変形を、サイズを拡
張することなく行う。即ち行列〔B1〕-1、〔B2〕、
〔Ｕ〕は一般に(12)式で表わせる。 こゝで、 ｅi＝ｆi＋ｇi ｉ＝０〜Ｎ−１ ｅi＝ｆi−ｇi ｉ＝１〜Ｎ−１ (12)式は（13）式のようにサイクリツク及び準サ
イクリツクな行列の和に分解できる。 従つて（13）式の第１項及び第２項は何れも高
速コンボルーシヨンの手法を用いることができ、
しかもその行列のサイズは変形のサイズと同一で
あつて行列のサイズは拡張されない。行列演算に
おいて演算回路を多々利用するために従来より時
分割多重処理が行われているが、そのためにはデ
ータを一時記憶するバツフアメモリが必要とな
る。このような時分割多重処理を行うためバツフ
アメモリは行列のサイズが大きくなると大きくな
る。従つて上記のようにすれば行列のサイズを拡
大しないため上記バツフアメモリが小さくなる。 (6)式及び(11)式の各行列は（13）式に従つて 〔B1〕-1＝〔B11〕＋〔B12〕 〔B2〕＝〔B21〕＋〔B22〕 〔Ｕ〕＝〔U1〕＋〔U2〕 に分解される。従つてこのように分解すると第２
図の構成は第３図に示すように変形できる。第１
行列演算器２３では入力Ｘoに行列〔B11〕を乗算
する高速たゝみ込み積分器２４及び行列〔B12〕を
する高速たゝみ込み積分器２にそれぞれ供給さ
れ、これ等高速たゝみ込み積分器２４，２５の演
算出力は加算器２６で加算され、ベクトルＵoが
得られる。なお(12)式よりｆi＝ｅｉ＋ｅｉ′／２、ｇi
＝ ｅｉ−ｅｉ′／２の関係で、行列〔B11〕〔B12〕の各要
素は行 列〔B1〕-1の各要素より演算される。従つて行列
〔B11〕〔B12〕はフイルタ特性により決る係数であ
る。 行列演算器２９では行列〔B21〕及び〔B22〕と出
力Ｕo-Nとの乗算をそれぞれ行う高速たゝみ込み
積分器３１及び３２と、これ等の出力が加算され
る加算器３３とにより構成される。行列〔B21〕
〔B22〕もフイルタ特性により決る係数であり、行
列〔B11〕〔B12〕と同様にフイルタ特性が決れば固
定である。 しかし行列〔Ｕo〕は行列演算器２３の演算結
果であり、最初から得られているものではなく、
従つて行列〔Ｕo〕に対する（13）式の分解を予
め行つておくことはできない。（13）式の分解を
行うためには行列〔Ｕo〕の各要素及び(12)式から
理解されるようにその分解されたｆiは
ｕｏ−ｉ＋ｕｏ−Ｎ−ｉ＋２／２で、ｇiはＵｏ−ｉ−
ｕｏ−Ｎ−ｉ＋２／２でそれぞれ 求まる。この演算を行つて行列〔Ｕo〕の各要素
を求めるため、遅延器２８の入力Ｕo及び出力Ｕo
-Nは和回路２６へ供給されて加算され、上記各ｆ
iが作られ、また入力Ｕo及び出力Ｕo-Nが差回路
２７へ供給されて減算され、上記各ｇiが得られ
る。和回路２６の出力より行列〔U1〕が得られ、
これと端子４０からのベクトルA1との乗算が高
速たゝみ込み積分器３４で行われる。差回路２７
の出力より行列〔U2〕が得られ、これとベクトル
A1との乗算が高速たゝみ込み積分器３５で行わ
される。これ等高速たゝみ込み積分器３４，３５
の出力は加算器３６で加算される。この場合乗算
器８の出力を加算器３６へ供給して、加算器３９
を省略してもよい。 第３図に示したようにすれば行列サイズを拡張
することなく、行列演算を高速コンボルーシヨン
の手法で行うことができ、従つて各行列演算器に
おいて、時分割処理を行う場合、必要とするバツ
フアメモリの容量は小さくなる。しかも第３図で
は行列演算器は３個で済む。なお第２図における
行列演算器２３，２９，３７は必ずしも高速たゝ
み込み積分（高速コンボルーシヨン）によらなく
てもよく、また行列のサイズの拡張を行つた高速
コンボルーシヨンによつてもよい。また上記高速
コンボルーシヨンの手法により行列演算を行う場
合は、必ずしも上記第２図に示したように内部変
数Ｕoで関係ずけないで、入力Ｘoと出力Ｙoとを
直接関係づける場合でも、上記(12)式及び（13）式
の手法により行列のサイズを拡張することなく行
うことができる。
第１図はＮ次巡回形フイルタをその伝達関数を
直接表現するように構成した回路図、第２図はこ
の発明によるデジタルフイルタの一例を示す回路
図、第３図は第２図のデジタルフイルタに行列サ
イズを拡張しない高速たゝみ込み積分を適用した
例を示す回路図である。 ２１：入力端子、２２：第１加算器、２３：第
１行列演算器、２９：第２行列演算器、３７：第
３行列演算器、３８：乗算器、３９：第２加算
器、４１：出力端子。
直接表現するように構成した回路図、第２図はこ
の発明によるデジタルフイルタの一例を示す回路
図、第３図は第２図のデジタルフイルタに行列サ
イズを拡張しない高速たゝみ込み積分を適用した
例を示す回路図である。 ２１：入力端子、２２：第１加算器、２３：第
１行列演算器、２９：第２行列演算器、３７：第
３行列演算器、３８：乗算器、３９：第２加算
器、４１：出力端子。
Claims (1)
- １ Ｎ個（Ｎは正整数）の周期Ｔでサンプルされ
たデジタル入力信号ｘi（ｉ＝０〜Ｎ−１）が供
給される第１加算器と、その第１加算器の出力信
号が入力され、これに対しフイルタ特性により決
るサイズＮの係数行列を乗算する第１行列演算器
と、その第１行列演算器の出力ｕi（ｉ＝０〜Ｎ
−１）が供給される遅延時間がNTの遅延器と、
その遅延器の出力ｕi-Nが入力され、これに対し
フイルタ特性により決るサイズＮの係数行列を乗
算して上記第１加算器へ出力する第２行列演算器
と、上記遅延器の入力ｕi及び出力ｕi-Nが供給さ
れ、これをサイズＮの行列要素とし、その行列に
フイルタ特性により決る係数を乗算する第３行列
演算器と、上記第１行列演算器の出力ｕiが供給
され、フイルタ特性で決る係数を乗算する乗算器
と、その乗算器の出力及び上記第３行列演算器の
出力を加算してフイルタ出力を得る第２加算器と
を具備するデジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16530778A JPS5592017A (en) | 1978-12-29 | 1978-12-29 | Digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16530778A JPS5592017A (en) | 1978-12-29 | 1978-12-29 | Digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5592017A JPS5592017A (en) | 1980-07-12 |
| JPS6117415B2 true JPS6117415B2 (ja) | 1986-05-07 |
Family
ID=15809840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16530778A Granted JPS5592017A (en) | 1978-12-29 | 1978-12-29 | Digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5592017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200005646A (ko) | 2017-11-06 | 2020-01-15 | 다이-이치 세이코 가부시키가이샤 | 전기 커넥터 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2179816B (en) * | 1985-08-28 | 1990-01-10 | Plessey Co Plc | Interpolator/decimator filter structure |
-
1978
- 1978-12-29 JP JP16530778A patent/JPS5592017A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200005646A (ko) | 2017-11-06 | 2020-01-15 | 다이-이치 세이코 가부시키가이샤 | 전기 커넥터 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5592017A (en) | 1980-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3697717B2 (ja) | ２次元離散コサイン変換装置および２次元逆離散コサイン変換装置 | |
| EP0649578A1 (en) | Digital filter having high accuracy and efficiency | |
| JPH06103301A (ja) | ８ｘ８離散コサイン変換回路および８ｘ８離散コサイン逆変換回路 | |
| JPS6117415B2 (ja) | ||
| JPS6235712B2 (ja) | ||
| JPH0519170B2 (ja) | ||
| JP2737933B2 (ja) | 除算装置 | |
| JP2529229B2 (ja) | コサイン変換装置 | |
| JP2869668B2 (ja) | ディジタルデータの離散フーリエ又はコサイン変換装置 | |
| JP2960595B2 (ja) | ディジタル信号プロセッサ | |
| JP2953918B2 (ja) | 演算装置 | |
| KR950002072B1 (ko) | 디지틀 대역 분할 주파수 변환에서의 필터 계수 배열 방법 | |
| JPH0374530B2 (ja) | ||
| CA1292578C (en) | Side-fed superlattice for the production of linear predictor and filter coefficients | |
| Goodall | Minimisation of computation for digital controllers | |
| JPS60254372A (ja) | 積和演算装置 | |
| JPH06196967A (ja) | ディジタルフィルタの演算処理方法 | |
| JPH0720047B2 (ja) | デイジタルフイルタ | |
| JPS6043743A (ja) | 信号処理回路 | |
| JPS61221963A (ja) | フ−リエ変換装置 | |
| JPS6129167B2 (ja) | ||
| JPH05108693A (ja) | Ｉｉｒデジタルフイルタ装置 | |
| JP2000101395A (ja) | ディジタルフィルタ | |
| JPH0644701B2 (ja) | たたみ込み演算回路 | |
| JPH07273602A (ja) | 加重平均回路 |