JPS6043743A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS6043743A JPS6043743A JP58151304A JP15130483A JPS6043743A JP S6043743 A JPS6043743 A JP S6043743A JP 58151304 A JP58151304 A JP 58151304A JP 15130483 A JP15130483 A JP 15130483A JP S6043743 A JPS6043743 A JP S6043743A
- Authority
- JP
- Japan
- Prior art keywords
- data
- units
- supplied
- processing circuit
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、連続したデータ列を演算処理する信号処理回
路に関するものである。
路に関するものである。
連続したデータ列の演算処理１例えばフィルタ処理を行
なうには、まず前記データ列の中から、Ｎ番目から（Ｎ
十に−１）番目までのに個のデータを取り出し、それぞ
れのデータに対し任意の定数を掛け、更にそれらの和を
新たなデータとする。
なうには、まず前記データ列の中から、Ｎ番目から（Ｎ
十に−１）番目までのに個のデータを取り出し、それぞ
れのデータに対し任意の定数を掛け、更にそれらの和を
新たなデータとする。
次にＮ＝ｉ（順次増やして、前記と同様の演算を行ない
新たなデータ列をめるのであるが、従来はこの処理全全
てソフトウェアで行なっていた。
新たなデータ列をめるのであるが、従来はこの処理全全
てソフトウェアで行なっていた。
しかしこの方法では、に個のデータに、それぞれの定数
を掛ける演算を同時にできない為、新たなデータ１個を
作成するのに、に回の演算処理が必要であり、新たなデ
ータ列を作成するには、膨大な時間を要する。
を掛ける演算を同時にできない為、新たなデータ１個を
作成するのに、に回の演算処理が必要であり、新たなデ
ータ列を作成するには、膨大な時間を要する。
そこで本発明の目的は、前記の問題を解決する為の信号
処理回路を提供することにある。
処理回路を提供することにある。
本発明によれば、に個のデータを同時に演算処理できる
ので、高速処理の点で大いに有効である。
ので、高速処理の点で大いに有効である。
以下、本発゛明の一実施例について図を参照し。
具体的に説明する。
第１図は本発明の実施例であり、Ｎ番目から（Ｎ十に−
１）番目までのに個のデータが、データ入力端子ＤＩＮ
よシ、シフトレジスタＳＲ，に入力された時の図である
。同時に出力されたに個のデータは、各々に対応したに
個の乗算器Ｍに入力され１乗数入力端子ＣＩＮよシ入力
された任意の定数と乗算を行ない、更にに個の乗算器の
出力は加算器Ａに入力されて、その結果が出力端子ＯＵ
Ｔより出力される。次に第２図に示すように、シフトレ
ジスタＳＲ内のデータを１４βｊシフトし、更にデータ
入力端子ＤＩＮより（Ｎ＋Ｋ ）番目のデータを入力し
て、シフトレジスタＳＲ内のデータを（Ｎ＋１）番目か
ら（Ｎ＋Ｋ）番目のデータとして、同時に出力し、前記
と同様の処理を行なうことによって、出力端子ＯＵＴよ
り次のデータが出力される。更にデータ入力端子ＤＩＮ
より順次データを入力して、前記と同様の処理を行なう
ことにょシ、新たなデータ列が作成される。
１）番目までのに個のデータが、データ入力端子ＤＩＮ
よシ、シフトレジスタＳＲ，に入力された時の図である
。同時に出力されたに個のデータは、各々に対応したに
個の乗算器Ｍに入力され１乗数入力端子ＣＩＮよシ入力
された任意の定数と乗算を行ない、更にに個の乗算器の
出力は加算器Ａに入力されて、その結果が出力端子ＯＵ
Ｔより出力される。次に第２図に示すように、シフトレ
ジスタＳＲ内のデータを１４βｊシフトし、更にデータ
入力端子ＤＩＮより（Ｎ＋Ｋ ）番目のデータを入力し
て、シフトレジスタＳＲ内のデータを（Ｎ＋１）番目か
ら（Ｎ＋Ｋ）番目のデータとして、同時に出力し、前記
と同様の処理を行なうことによって、出力端子ＯＵＴよ
り次のデータが出力される。更にデータ入力端子ＤＩＮ
より順次データを入力して、前記と同様の処理を行なう
ことにょシ、新たなデータ列が作成される。
以上のように、本発明の信号処理回路によれば、Ｋ個の
データを同時に処理できるので、高速化が図れ、データ
の個数が増加するほど、この効果は顕著に現れてくる。
データを同時に処理できるので、高速化が図れ、データ
の個数が増加するほど、この効果は顕著に現れてくる。
更に１本発明の処理回路ｉＫＫ個意し、そのに個の加算
器の出力を加算する回路を構成すれば、２次元的なデー
タ列の高速フィルタ処理も可能となる。
器の出力を加算する回路を構成すれば、２次元的なデー
タ列の高速フィルタ処理も可能となる。
第１図は本発明の信号処理回路を示す図で、Ｎ番目から
（Ｎ十に−１）番目までのデータを処理する時のもので
あり、第２図は、本発明の信号処理回路を示す図で％
１個データをシフトして、（Ｎ＋１）番目から（Ｎ＋Ｋ
）番目までのデータを処理する時のものである。 なお１図において ＳＲ，・・・・・・シフトレジスタ、Ｍ・・・・・・乗
算器、Ａ・・・・・・加算器、ＤＩＮ・−・・・・デー
タ入力端子、ｃ工Ｎ・・・・・・乗数入力端子、ＯＵＴ
・・・・・・出力端子、Ｎ・・・・−・１以上の整数、
Ｋ・・・・・・１以上の整数。
（Ｎ十に−１）番目までのデータを処理する時のもので
あり、第２図は、本発明の信号処理回路を示す図で％
１個データをシフトして、（Ｎ＋１）番目から（Ｎ＋Ｋ
）番目までのデータを処理する時のものである。 なお１図において ＳＲ，・・・・・・シフトレジスタ、Ｍ・・・・・・乗
算器、Ａ・・・・・・加算器、ＤＩＮ・−・・・・デー
タ入力端子、ｃ工Ｎ・・・・・・乗数入力端子、ＯＵＴ
・・・・・・出力端子、Ｎ・・・・−・１以上の整数、
Ｋ・・・・・・１以上の整数。
Claims (1)
- 連続したデータ列を順次入力し、一定個数のデータを同
時に出力するシフトレジスタと、該シフトレジスタの各
々の出力に対応し、任意の定数を掛ける乗算器と、該乗
算器の出力の総和をめる加算器を有する信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151304A JPS6043743A (ja) | 1983-08-19 | 1983-08-19 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151304A JPS6043743A (ja) | 1983-08-19 | 1983-08-19 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043743A true JPS6043743A (ja) | 1985-03-08 |
Family
ID=15515740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151304A Pending JPS6043743A (ja) | 1983-08-19 | 1983-08-19 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287873A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | 積和演算器 |
-
1983
- 1983-08-19 JP JP58151304A patent/JPS6043743A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287873A (ja) * | 1989-04-28 | 1990-11-27 | Toshiba Corp | 積和演算器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4156922A (en) | Digital system for computation of the values of composite arithmetic expressions | |
| EP0137386B1 (en) | Digital multiplying circuit | |
| JPH04205026A (ja) | 除算回路 | |
| US5477479A (en) | Multiplying system having multi-stages for processing a digital signal based on the Booth's algorithm | |
| JPS6043743A (ja) | 信号処理回路 | |
| US3725686A (en) | Polyphasor generation by vector addition and scalar multiplication | |
| JPS6226723B2 (ja) | ||
| JPS6156823B2 (ja) | ||
| JPS6259828B2 (ja) | ||
| JPS6355627A (ja) | 半導体論理演算装置 | |
| JPS61246837A (ja) | 並列乗算器 | |
| JPS60254372A (ja) | 積和演算装置 | |
| JPH0447454A (ja) | ディジタルデータの離散フーリエ又はコサイン変換装置 | |
| KR100386979B1 (ko) | 갈로아체상에서 비트 직렬 승산기의 병렬화 방법 및 이를이용한 직병렬 승산기 | |
| JPS6117415B2 (ja) | ||
| JPS6450123A (en) | Adding device | |
| JPS60254373A (ja) | 積和演算装置 | |
| SU962926A1 (ru) | Устройство дл логарифмировани | |
| JPS61289425A (ja) | 乗算回路 | |
| JPS63164640A (ja) | コサイン変換装置 | |
| KR19990005455A (ko) | 파이프라인 방식의 부스 알고리듬을 이용한 곱셈 방법 및 장치 | |
| JPS63167971A (ja) | 演算装置 | |
| JPS63113757A (ja) | 演算回路 | |
| JPH0658671B2 (ja) | ベクトル処理装置 | |
| JPS63298627A (ja) | 乗算回路 |