JPH06282414A - 積和演算回路 - Google Patents

Abstract

(57)【要約】 【目的】 積和演算やデータ転送等の処理時間を遅延さ
せることなく、積和演算時の切り捨て誤差をなくすこと
ができるようにする。 【構成】 並列乗算器４の乗算結果のうちの上位側ビッ
トＭＳＢＨを一方の入力とした算術論理演算が行われる
サイクルの１つ前のサイクルの後半で、乗算結果のうち
の下位側ビットＬＳＢＨをレジスタ（アキュミュレー
タ）１１の下位側の出力とともに上位側算術論理演算器
９とは独立した下位側算術論理演算器１０に取り込み、
半サイクルで下位側の算術論理演算を終わらせ、上位側
の算術論理演算を行うサイクルの始めには下位側算術論
理演算器１０からの桁上げ信号を用意しておき、この桁
上げ信号を用いて上位側算術論理演算器９で上位側の算
術論理演算を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば半導体集積回路
を構成する積和演算回路に関し、特に、デジタルデータ
の積和演算回路に関する。

【０００２】

【従来の技術】以下、積和演算回路を含む従来のデータ
処理装置の構成及びその動作内容について、図面をもと
に説明する。

【０００３】図３は、従来のデータ処理装置の回路構成
の一例を示す図であり、図４は、図３に示すデータ処理
装置の動作内容をタイムチャートに表したものである。

【０００４】図３において、１は装置のマシンサイクル
を決定するシステムクロック、２、３、１０５はレジス
タ、１１２、１１３はラッチ、１０４は並列乗算器（Ｍ
ＰＹ）、１０９は加算器を含む算術論理演算器（ＡＬ
Ｕ）、１０８は選択器（ＭＰＸ）、１５はリードオンリ
ーメモリ（ＲＯＭ）、１６はランダムアクセスメモリ
（ＲＡＭ）、１４はデータバスである。

【０００５】尚、図３の回路において、データバス１４
は３２ｂｉｔ幅であり、並列乗算器１０４は３２ｂｉｔ
×３２ｂｉｔの符号付固定小数点演算を行い、その乗算
結果である６３ｂｉｔ出力のうちの上位側３２ｂｉｔを
レジスタ１０５へ送出するものとする。また、算術論理
演算器１０９及びラッチ１１２、１１３の語長は３２ｂ
ｉｔであるとする。また、並列乗算器１０４の乗算には
１サイクルかかり、算術論理演算器１０９の演算には
０．５サイクルかかるものとする。さらにまた、ラッチ
１１２の出力データをデータバス１４を介して他のブロ
ックへ転送するには０．５サイクルかかるものとする。

【０００６】まず、図４に示すサイクルＴ１の始めに、
レジスタ２及びレジスタ３にそれぞれＲＯＭ１５及びデ
ータバス１４より並列乗算器１０４の乗算に用いられる
乗数と被乗数とが取り込まれる。並列乗算器１０４はサ
イクルＴ１中に前記乗数と被乗数との乗算を実行する。
その乗算結果である６３ｂｉｔ出力のうちの上位側３２
ｂｉｔの出力は、サイクルＴ２の始めにレジスタ１０５
に取り込まれる。

【０００７】算術論理演算器１０９は、例えば選択器１
０８がラッチ１１３の出力を選択しているとすると、サ
イクルＴ２の前半で、レジスタ１０５に保持されている
前サイクルＴ１での乗算結果及びラッチ１１２、１１３
で構成されているアキュミュレータに保持されている前
サイクルＴ１での算術論理演算器１０９の演算結果を入
力として算術論理演算を行う。その演算結果は、サイク
ルＴ２の前半でラッチ１１２にラッチされる。

【０００８】サイクルＴ２の前半で算術論理演算が終了
すると、ラッチ１１２がサイクルＴ２の後半でスルー状
態となり、例えばサイクルＴ２でアキュミュレータから
データバス１４を介してＲＡＭ１６にデータを送る場合
は、サイクルＴ２の後半でデータが転送される。また、
ラッチ１１３は各サイクルの前半でスルー状態、後半で
ラッチ状態となるので、サイクルＴ２での算術論理演算
結果は、サイクルＴ２の後半でラッチ１１３にラッチさ
れた後、次のサイクルＴ３の始めより選択器１０８に出
力される。

【０００９】

【発明が解決しようとする課題】従来の積和演算回路を
含むデータ処理装置は前述のように構成されていたた
め、並列乗算器１０４による乗算結果の下位側ビットが
算術論理演算器１０９による加算時に切り捨てられてし
まう。したがって、積和演算を繰り返し行うと、それに
伴って切り捨て誤差が増すという問題があった。算術論
理演算器１０９の語長を並列乗算器１０４の出力の語長
に合わせれば切り捨て誤差はなくなるが、例えば算術論
理演算器１０９の語長が３２ｂｉｔから６３ｂｉｔに増
えると、演算対象となるデータ量が多くなって算術論理
演算が半サイクルで終了しないという問題があった。

【００１０】本発明は、このような問題に鑑みてなされ
たものであり、積和演算やデータ転送等の動作タイミン
グはくずさずに、積和演算時の切り捨て誤差をなくすこ
とのできる積和演算回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は上記課題を解決
するために、乗算器出力の上位側ビットについての演算
を行う回路構成の他に、マシンサイクルの中ほどで乗算
器出力の下位側ビットを取り込むレジスタと、この下位
側ビットの語長に合わせた、上位側とは独立した下位側
算術論理演算器及びレジスタ（アキュミュレータ）と、
下位側算術論理演算器の桁上げ出力をマシンサイクルの
切り替わり時に取り込み、上位側算術論理演算器に出力
するレジスタとを設けることにより積和演算回路を構成
し、下位側算術論理演算器からの桁上げ出力を用いて上
位側ビットの演算を行うようにしたものである。

【００１２】

【作用】前記のように構成した本発明によれば、あるマ
シンサイクルの前半で実行される、そのマシンサイクル
の１つ前のサイクルで実行された乗算及び算術論理演算
の上位側の結果を２入力とした上位側の算術論理演算に
おいて、前記１つ前のサイクルで実行された乗算の下位
側の結果及び前記１つ前のサイクルの更に１つ前のサイ
クルで実行された算術論理演算の下位側の結果を２入力
とした下位側の算術論理演算を前記１つ前のサイクルの
後半で実行し、そのサイクルの終わりに、下位側算術論
理演算器の桁上げ信号をレジスタに取り込み、前記ある
マシンサイクルの始めに、上位側算術論理演算器に下位
側からの桁上げ信号を送ることにより、積和演算回路を
含むデータ処理装置全体でみると、半マシンサイクルで
乗算器出力と同じ語長の算術論理演算を行うことができ
る。

【００１３】

【実施例】以下、本発明の積和演算回路の一実施例につ
いて、図面をもとに説明する。

【００１４】図１は本発明の積和演算回路をデータ処理
装置に適用した一実施例の回路構成を示す図であり、ま
た、図２は図１のデータ処理装置の動作内容をタイムチ
ャートに表したものである。なお、図１において、図３
に示した従来のデータ処理装置との同一部分には同一符
号を付している。

【００１５】図１において、データバス１４は３２ｂｉ
ｔ幅であり、並列乗算器（ＭＰＹ）４は３２ｂｉｔ×３
２ｂｉｔの符号付固定小数点演算を行い、その演算結果
である６３ｂｉｔ出力のうちの上位側３２ｂｉｔ（ＭＳ
ＢＨ）をレジスタ５に送出し、下位側３１ｂｉｔ（ＬＳ
ＢＨ）をレジスタ６に送出するものとする。レジスタ５
は並列乗算器４による乗算結果の上位側３２ｂｉｔをシ
ステムクロック１の立ち上がりエッジで取り込み、レジ
スタ６は前述の乗算結果の下位側３１ｂｉｔをシステム
クロック１の立ち下がりエッジで取り込む。

【００１６】算術論理演算器９、ラッチ１２、１３は前
述の乗算器出力の上位側３２ｂｉｔについての演算に対
応したものであり、語長は３２ｂｉｔであるとする。ま
た、算術論理演算器１０、レジスタ１１は前述の乗算器
出力の下位側３１ｂｉｔについての演算に対応したもの
であり、語長は３１ｂｉｔであるとする。並列乗算器４
は１サイクルで乗算を実行し、その乗算出力のうち下位
側３１ｂｉｔは前半の０．５サイクルで決まるものと
し、算術論理演算器９、１０は０．５サイクルで演算を
実行するものとする。また、ラッチ１２のデータをデー
タバス１４を介して他のブロックへ転送するには０．５
サイクルかかるものとする。

【００１７】まず、図２に示すサイクルＴ１の始めに、
レジスタ２及びレジスタ３にそれぞれＲＯＭ１５及びデ
ータバス１４より並列乗算器４の乗算に用いられる乗数
と被乗数とが取り込まれる。並列乗算器４はサイクルＴ
１中に前記乗数と被乗数との乗算を実行するが、その乗
算結果である６３ｂｉｔ出力のうちの下位側３１ｂｉｔ
はサイクルＴ１中のシステムクロック１が立ち下がるま
でに固定され、その結果はシステムクロック１の立ち下
がりエッジでレジスタ６に取り込まれる。また、レジス
タ１１にはサイクルＴ１中のシステムクロック１の立ち
下がりエッジで、サイクルＴ１より１つ前のサイクルの
後半で算術論理演算器１０が実行した下位側３１ｂｉｔ
についての演算結果が取り込まれる。

【００１８】次に、サイクルＴ１の前半で得られた並列
乗算器４の乗算結果のうちの下位側３１ｂｉｔ（前述の
レジスタ６に取り込まれたデータ）及びサイクルＴ１の
１つ前のサイクルの後半より実行された下位側３１ｂｉ
ｔについての算術論理演算結果（前述のレジスタ１１に
取り込まれたデータ）を２つの入力として、サイクルＴ
１の後半で下位側３１ｂｉｔについての算術論理演算が
算術論理演算器１０により実行される。算術論理演算器
１０の演算はサイクルＴ１の終わりまでには終了し、上
位側算術論理演算器９への桁上げ信号（下位側算術論理
演算器１０のキャリーアウト）がサイクルＴ２の始めに
レジスタ７に取り込まれる。

【００１９】サイクルＴ２の始めには、サイクルＴ１中
に実行した並列乗算器４の乗算結果のうちの上位側３２
ｂｉｔがレジスタ５に取り込まれ、また、サイクルＴ１
の前半で算術論理演算器９が実行した上位側３２ｂｉｔ
についての算術論理演算結果がラッチ１３から選択器８
に出力される。さらにまた、サイクルＴ２の始めには、
レジスタ７に格納された下位側算術論理演算器１０から
の桁上げ信号が算術論理演算器９に入力される。

【００２０】算術論理演算器９はサイクルＴ２の前半で
下位側算術論理演算器１０からの桁上げ信号をキャリー
インとして算術論理演算を行う。その演算結果はサイク
ルＴ２の後半でラッチ１２より出力されるので、サイク
ルＴ２の後半よりデータバス１４に演算結果を出力する
ことが可能となり、サイクルＴ２の終わりまでには、例
えばＲＡＭ１６へ前記演算結果が転送される。また、サ
イクルＴ３の始めにはサイクルＴ２での算術論理演算結
果がラッチ１３から選択器８に出力され、サイクルＴ３
での算術論理演算の入力とされる。

【００２１】

【発明の効果】以上説明したように本発明によれば、例
えば乗算に１サイクル、算術論理演算に０．５サイク
ル、データバスを介してのデータ転送に０．５サイクル
かかるデータ処理装置において、乗算の上位側の結果を
一方の入力とした算術論理演算が行なわれるサイクルの
１つ前のサイクルの後半で、従来は演算時間の制約上切
り捨てられていた算術論理演算の入力となり得る乗算の
下位側の結果を、アキュミュレータの下位側の出力とと
もに、上位側とは独立した下位側の算術論理演算器に取
り込み、半サイクルで下位側の算術論理演算を終わら
せ、上位側の算術論理演算を行うサイクルの始めには下
位側の算術論理演算の結果としての桁上げ信号を用意し
ておき、この桁上げ信号を用いて上位側の算術論理演算
を行うようにしたので、積和演算やデータ転送の処理時
間を遅延させることなく、積和演算時の切り捨て誤差を
なくすことができる。

【図面の簡単な説明】

【図１】本発明の積和演算回路をデータ処理装置に適用
した一実施例の回路構成を示す図である。

【図２】図１のデータ処理装置の動作内容を示すタイム
チャートである。

【図３】従来のデータ処理装置の回路構成の一例を示す
図である。

【図４】図３のデータ処理装置の動作内容を示すタイム
チャートである。

【符号の説明】

１ システムクロック ２、３ レジスタ ４ 並列乗算器（ＭＰＹ） ５、６、７ レジスタ ８ 選択器（ＭＰＸ） ９、１０ 算術論理演算器（ＡＬＵ） １１ レジスタ １２、１３ ラッチ １４ データバス １５ ＲＯＭ １６ ＲＡＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ処理装置に含まれる積和演算回路
   において、 マシンサイクルの切り替わり時に乗数及び被乗数を取り
   込む第１及び第２のレジスタと、 前記第１及び第２のレジスタの出力を入力とする並列乗
   算器と、 前記並列乗算器の出力のうち上位側ビットをマシンサイ
   クルの切り替わり時に取り込む第３のレジスタと、 前記並列乗算器の出力のうち下位側ビットをマシンサイ
   クルの中ほどで取り込む第４のレジスタと、 前記第３のレジスタの出力を一方の入力とする加算器を
   含む上位側算術論理演算器と、 前記第４のレジスタの出力を一方の入力とする加算器を
   含む下位側算術論理演算器と、 前記上位側算術論理演算器の出力を入力とし、マシンサ
   イクルの前半でラッチ状態となり、マシンサイクルの後
   半でスルー状態となる第１のラッチと、 前記第１のラッチの出力を入力とし、マシンサイクルの
   前半でスルー状態となり、マシンサイクルの後半でラッ
   チ状態となる第２のラッチと、 前記下位側算術論理演算器の出力をマシンサイクルの中
   ほどで取り込む第５のレジスタと、 前記下位側算術論理演算器の桁上げ信号をマシンサイク
   ルの切り替わり時に取り込み、前記上位側算術論理演算
   器に出力する第６のレジスタとを具備することを特徴と
   する積和演算回路。