JPH04162131A

JPH04162131A - 計算装置

Info

Publication number: JPH04162131A
Application number: JP2288698A
Authority: JP
Inventors: Hiroshi Mizuguchi; 博水口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1990-10-26
Filing date: 1990-10-26
Publication date: 1992-06-05
Anticipated expiration: 2015-07-24
Also published as: JP3068640B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野最下位桁の４捨５人操作を伴う計算装置の構成に関する
ものである。

従来の技術マイクロプロセ、すを用いて数値の加減乗除を行う場合
、桁落ちによる累積誤差を最小にするために、計算の都
度、有効桁以下を４捨５人する方法が多用される。

第４図は４捨５人機能を有する１６ビットのデータの除
算装置の代表的な構成例を示したものである。第４図に
おいて、１６ビット長の入力レジスタ１．入力レジスタ
３には、それぞれ第１．第２の入力データが格納され、
４ビット長の一時レジスタ２には固定数値１０が格納さ
れ、入力レジスタ１と一時レジスタ２に格納されたデー
タが、それぞれ乗算器４に供給される。乗算器４の乗算
結果である積データは２０ビット長の一時レジスタ５に
格納され、入力レジスタ３と一時レジスタ５に格納され
たデータが、それぞれ除算器６に供給される。除算器６
の除算結果である商データは２０ビ１．ト長の一時レジ
スタフに格納され、一時レジスタ３と一時レジスタフに
格納されたデータが、それぞれ除算器８に供給される。

除算器８の除算結果である閤データは１６ビット長の一
時レジスタ９に格納され、余りが４ビット長の一時レジ
スタ１０に格納される。４ビット長の一時レジスタ１１
には固定数値５が格納され、一時レジスタ１０と一時レ
ジスタ１１に格納されたデータが、それぞれデインタル
コンパレータ１２に比較入力として供給される。一時レ
ジスタ９に格納されたデータとディジタルコンパレータ
１２の出力が加算器１３に供給され、加算器１３の加算
結果である和データが１６ビット長の出力レジスタ１４
に格納される。

第４図の計算装置で、計算結果の４捨５人が行なわれる
もようを具体的な数値例によって説明する。まず、入力
レジスタ１，３にそれぞれ１０進数で（４００００）と
（６）の数値が格納されているとすると、数値（４００
００）は乗算器４によって１０倍されて、その結果の（
４０００００）が一時レジスタ５に格納される。除算器
６によって（４０００００）／　（６）の計算が行われ
、商の（６’６６６６　）が一時レジスタフに格納され
る。

この値は除算器８によって１０分の１にされて商の（６
６６６）が一時レジスタ９に格納されるとともに、余り
の（６）が一時レジスタ１０に格納される。ディジタル
コンパレータ１２は一時レジスタ１０に格納された数値
が一時レジスタ１１にあらかじめ格納されている固定値
（５）以上であれば１“の出力を発生し、この値と一時
レジスタ９に格納された（６６６６）が加算器１３によ
って加算されて、結果の（６６６７）が出力レジスタ１
４に格納される。すなわち、（４００００）／（６）の
計算結果（６６６６，６６６・・・）は小数点以下が４
捨５人されて、（８８８７）となる。

一方、入力レジスタ３に（３）の数値が格納されている
とすると、除算器６によって（４０００００）／　（３
）の計算が行われ、商の（１３３３３３）が一時レジス
タフに格納される。この値は除算器８によって１０分の
１にされて商の（１３３３３）が一時レジスタ９に格納
されるとともに、余りの（３）か一時レジスタ１０に格
納される。

このとき、ディジタルコンパレータ１２は′０′の出力
を発生し、（１３３３３）が出力レジスタ１４に格納さ
れる。すなわち、　（４００００）／（３）の計算結果
（１３３３３，３３３・・・）は小数点以下か４捨５人
されて、（１３３３３）となる。

このようにして計算結果の４捨５人が行われるわけであ
るが、第４図に示した計算装置では、乗除算を何回も繰
返さねばならす、また、１６ビット長の計算結果を得る
ために、計算途中で中間データ長が２０ビットにも膨張
するという難点があり、第４図の装置をハードウェアの
論理回路で実現する場合、マイクロプロセッサに搭載す
るソフトウェアで実現する場合のいずれにおいても問題
が多かった。

発明が解決しようとする課題したがって、本発明の課題は、ハードウェアの論理回路
で実現する場合、マイクロプロセッサに搭載するソフト
ウェアで実現する場合のいずれにおいても、その構成が
簡単な計算装置を得ることにある。

課題を解決するための手段前記したＲＮを解決するために本発明の計算装置は、第
１の入力データに対して第２の入力データの加算、減算
４乗算または除算を行う演算器と、前記演算器における
計算結果が格納される（Ｍ＋１）ビット長の一時レジス
タと、前記一時レジスタの保持データの下位１ビットと
上位Ｍビットを加算してＭビット長の出力データを得る
桁圧縮器と、前記桁圧縮器の出力データが格納されるＭ
ビット長の出力レジスタとを備えている。

作用一本発明では前記した構成によって、第１の入力データ
に対して第２の入力データの除算を行う除算器、あるい
は乗算を行う乗算器あるいは減算を行う減算器、もしく
は加算を行う加算器の出力データのビット長を必要最小
限に抑制するように作用し、その結果として構成が簡単
な計算装置が得られる。

実施例以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の第１の実施例における計算装置の構成
図を示したものであり、第４図の装置と同じ機能を有す
るブロックについては同一符号を用いている。第１図に
おいて、入力レジスタ１に格納されたデータはそれを１
ビット左ンフトする左７フタ１５に供給されて、左シフ
タ１５の出力データは１７ビット長の第１の一時レジス
タ１６に格納される。入力レジスタ３と一時レジスタ１
６に格納されたデータは、それぞれ除算器６に供給され
、除算器６の除算結果である商データは１７ビット長の
第２の一時レジスタ１７に格納され、第２の一時レジス
タ１７に格納されたデータはそれを１ビット右シフトす
る右シフタ１８に供給され、右シフタ１８の出力データ
は１６ピツト長の第３の一時レジスタ１９に格納される
。第３の一時レジスタ１９に格納されたデータと第２の
一時レジスタ１７の最下位ビット値が、それぞれ加算器
１３に供給され、加算器１３の加算結果である和データ
が出力レジスタ１４に格納される。なお、第１図におい
て、入力データを右ンフトする右シフタ１８と、右シフ
タ１８の出力が格納される第３の一時しンスタ１９と、
入力データの最下位ビ・、トと第３の一時レジスタ１９
の保持データを加算する加算器１３とによって桁圧縮器
２０が構成されている。

以上のように構成された計算装置について、具体的な数
値を用いてその動作を説明する。

ます、入力レジスタ１，３にそれぞれ１０進数で（４０
０００）と（６）の数値が格納されているとすると、数
値（４００００）は左シフタ１５によって左方向に１ビ
ットだけシフトされて、その結果の（８００００）が第
１の一時レジスタ１６に格納される。除算器６によって
（８００００）／（６）の計算が行われ、商の（１３３
３３）が第２の一時レジスタ１７に格納される。このと
き、第２の一時しンスタ１７に格納された値は２進数で
表すとｃｏ　　００１１　０１００　０００１０１０１
］となるが、この値は右シフタ１８によって右方向に１
ビットだけシフトされて、その結果の（６６６６）が第
３の一時レジスタ１９に格納される。第２の一時レジス
タ１７の最下位ビットのＩｌｌ　と第３の一時レジスタ
１９に格納された（６６６６）が加算器１３によって加
算されて、結果の（６６６７）が出力レジスタ１４に格
納される。すなわち、（４００００）／　（６）の計算
結果（６６６６、６６６・・・）は小数点以下が４捨５
人されて、　（６６６７）となる。

一方、入力レジスタ３に（３）の数値が格納されている
とすると、除算器６によって（８００００）／　（３）
の計算が行われ、商の（２６６６６）が第２の一時レジ
スタ１７に格納される。このとき、第２の一時レジスタ
１７に格納された値は２進数で表ｔと［００１１０１０
００００１０１０１０１となるが、この値は右シフタ１
８によって右方向に１ビットだけシフトされて、その結
果の（１３３３３）が第３の一時レジスタ１９に格納さ
れる。加算器１３による加算結果も（１３３３３）とな
り、このデータが出力レジスタ１４に格納される。すな
わち、　（４０，０００）／（３）の計算結果（１３３
３３，３３３・・・）は小数点以下か４捨５人されて、
（１３３３３）となる。

このようにして、第１図に示した計算装置もまた、１６
ビ、ト長のデータの除算機能と４捨５人機能を有してい
ることになる。

さて、第１図と第４図の装置を比較すると、本発明の計
算装置ではその構成がかなり簡単になっていることがわ
かる。乗除算やシフト演算ならびに比較演算をすべてソ
フトウェアのプログラミングで実現するとしても、第４
図の装置では５回の演算が必要なのに対して、第１図の
装置では４回の演算で済ませることができる。また、１
６ビットデータの計算を行う場合、第４図の装置では中
間データのビット長が２０ビットにも達するのに対して
、第１図の装置では１７ビットまでしか彫版しない。言
い換えれば、本発明の装置の方がより少ないビット数で
同じ精度の計算が行えることになり、特に処理語長の固
定されているマイクロプロセッサにおいては、その効果
は著しい。

つぎに、第２図は本発明の第２の実施例における計算装
置の主要部の構成図を示したものである第２図の計算装
置では、第１図の除算器θの代わりに乗算器２１が用い
られており、これまでの説明からも明らかなように、第
１図の装置が４捨５人機能を有する除算動作を行うのに
対して、第２図の計算装置では、４捨５人機能を有する
乗算動作を行う。

さらに、第３図は本発明の第３の実施例における計算装
置の主要部の構成図を示したものである。

第３図の計算装置では、第１図の除算器６の代わりに加
算器２２が用いられており、４捨５人機能を有する加算
動作を行う。

また、図示していないが、減算動作を行わせる場合は第
３図における加算器２２に代えて、減算器を用いればよ
いことはいうまでもない。

発明の効果本発明の計算装置は以上の説明からも明らかなように、
第１の入力データに対して第２の入力データの加算、減
算１乗算または除算を行う演算器（２２，２１または６
）と、前記演算器における。　　計算結果が格納される
（Ｍ＋　１　）ビット長（実施例においては１７ビット
長）の一時レジスタ（１７）と、前記一時レジスタの保
持データの下位１ビットと上位Ｍビット（実施例におい
ては１６ビット）を加算してＭビット長の出力データを
得る桁圧縮器（２０）と、前記桁圧縮器の出力データが
格納されるＭビット長の出力レジスタ（１４）とを備え
ており、さらには、（Ｍ＋１）ビットの、　　入力デー
タを１ビット右シフトするシフタ（１５）と、前記シフ
タの出力が格納されるＭビット長の第２の一時レジスタ
（１９）と、前記入力データの最下位ビットと前記第２
の一時レジスタの保持データを加算する加算器（１３）
Ｓによって桁圧縮器を構成したもので、これによって簡
単な構成で精度の高い、４捨５人機能ををする加算装置
。

減算装置１乗算装置または除算装置が実現でき、犬なる
効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例における計算装置の構成図、
第２図は本発明の別の実施例における計算装置の構成図
、第３図は本発明の他の実施例における計算装置の構成
図、第４図は従来例を示す計算装置の構成図である。６・・・除算器、　　１３・・・加算器、　　１４・・
・出力レジスタ、　　１７・・・一時レジスタ、　　１
８・・・右シフタ、　　１９・・・一時レジスタ、　　
２０・・・桁圧縮器、２１・・・乗算器、　　２２・・
・加算器。代理人の氏名　弁理士　小鍜治　明　ほか２名し−−陸
ＬｔＩＬ−／７Ｑオ泰、＋４°−畠〃ムジスタ斧−叢〒砒鴎番：　ヱ一　−２；

Claims

【特許請求の範囲】

（１）第１の入力データに対して第２の入力データの加
算、減算、乗算または除算を行う演算器と、前記演算器
における計算結果が格納される（Ｍ＋１）ビット長の一
時レジスタと、前記一時レジスタの保持データの下位置ビットと上位Ｍ
ビットを加算してＭビット長の出力データを得る桁圧縮
器と、前記桁圧縮器の出力データが格納されるＭビット長の出
力レジスタとを具備してなる計算装置。
（２）（Ｍ＋１）ビットの入力データを１ビット右シフ
トするシフタと、前記シフタの出力が格納されるＭビッ
ト長の第２の一時レジスタと、前記入力データの最下位
ビットと前記第２の一時レジスタの保持データを加算す
る加算器とによって桁圧縮器を構成した請求項１記載の
計算装置。