JPH0368414B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電子計算機の演算命令により、浮動
小数点数の除算の商と剰余を汎用レジスタ等の上
に与える情報処理装置に関するものである。

この種情報処理装置における実数値の演算は浮
動小数点によるのが通例である。従来の浮動小数
点除算は、結果として要求される精度までの除算
を行なつて商を得るものであり、剰余は得られな
い。しかしながら、商を整数値として得られるま
で計算した場合の剰余を必要とする場合がある。
これを求めるために、従来は、例えば、（米国特
許第3871578号）に示す装置を用いることができ
る。このような従来の装置では、本来除数である
べき数の逆数を乗数とする乗算を行ない、この整
数部と小数部とを分離して、それぞれを演算結果
とするものである。しかしこの計算は本質的に近
似法であるため、正確な剰余を必要とする計算に
は使用できない。

すなわち、従来は除数の逆数を乗数とする乗算
を行なつているので、一般に除数が正しく浮動小
数点数として表わされていても、逆数の浮動小数
点数表現は正しい値を表わし得ない。これが近似
計算である理由の第１である。次に、除数の逆数
との積の値の小数点位置以上の整数部は正しい商
を表わしているが、積の値の小数点位置以下の小
数部は、このままでは剰余を表わさず、この値と
除数との積が剰余である。この剰余を求める演算
によつて誤差が生じることが、近似計算である理
由の第２である。従来は、以上の２つの理由によ
り、近似計算を行なうに過ぎず、正確な剰余を得
ることができなかつた。

本発明の目的は、浮動小数点データの除算にお
いて、演算結果としての商および剰余を、非常に
精度良く得ることができる情報処理装置を提供す
ることにある。

このような目的を達成するために、本発明で
は、被除数の指数部および仮数部をそれぞれ保持
する第１および第２のレジスタと、除数の指数部
および仮数部をそれぞれ保持する第３および第４
のレジスタと、第１および第３のレジスタの指数
部の差を求める第１の演算手段と、第２および第
４のレジスタの符号が同一かどうかを判定する比
較手段と、この比較手段の比較結果に応じて、第
２および第４のレジスタの内容の加算または減算
を行なう第２の演算手段と、第１の演算手段での
演算結果に応じた回数だけ、第２の演算手段での
演算を繰り返し、その中間過程で除数の仮数部を
第２の演算手段での演算結果で更新し、かつ、除
数の仮数部の値を桁移動させるようにする制御手
段とを備えたことに特徴がある。

以下、本発明の実施例を図面により詳細に説明
する。

第１図は本発明による情報処理装置の主要部の
一実施例の構成を示すものである。

第１図において、レジスタ１，２は被除数を保
持するレジスタで、指数部レジスタ１と仮数部レ
ジスタ２よりなる。レジスタ３，４は除数を保持
するレジスタで、指数部レジスタ３と仮数部レジ
スタ４よりなる。レジスタ５，６は演算結果の剰
余を保持するレジスタで、指数部レジスタ５と仮
数部レジスタ６よりなる。これら３個のレジスタ
に保持されるデータは、正規化された浮動小数点
表現によるものとする。もしデータが正規化され
ていない場合には、以下に述べる処理に先立つ
て、正規化処理を行なうことは従来通りである。
また除数の値が０であるときは、従来通りの除算
の例外として扱う。除数の値が０でなく被除数の
値が０のときは、剰余および商を０とする。以下
の説明は除数、被除数ともに０でない場合につい
て行なう。

指数部と仮数部の表現形式は種々存在するが、
ここでは説明の便宜上次の通りとする。これ以外
の表現形式をとる場合でも本質的な差異はなく適
用可能であることはいうまでもない。すなわち、
指数部は整数で表わし、その負数は２の補数で表
わす。仮数部は値ｘに関する次の不等式を満たす
数値の２進ビツト列で表わし、その負数は２の補
数で表わす。

−２ｘ＜−１あるいは１ｘ＜２ レジスタ９は除算の途中における中間剰余を保
持するレジスタであり、その最左の１ビツト１０
は剰余の符号を表わす。符号１０が値０のとき非
負であり、値１のとき負であることは通例によ
る。レジスタ９には最初に、被除数の仮数の値を
格納し、これが最初の中間剰余となる。レジスタ
１１は除数の仮数の値を格納するためのレジスタ
であり、その除算の間その値を変えない。なお、
レジスタ９はレジスタ２で、レジスタ１１はレジ
スタ４で兼ねることもできる。

レジスタ７は被除数の指数部レジスタ１の値と
除数の指数部レジスタ３の値の差を保持するレジ
スタであり、これは除算の主要部を占める繰返し
の回数を定めるために用いられる。レジスタ８は
シフトレジスタであり、符号比較器１５の結果に
よつて値が設定されるが、設定方法は除算の３ス
テツプ(a)前処理、(b)繰返し、(c)後処理によつて異
なる。演算器１４は、加減算を行なうもので、そ
こで加算を行なうか、減算を行なうかは比較器１
５の結果によつて定まる。この演算器１４は、比
較器１５の結果が０のとき、すなわち中間剰余の
符号と除数の符号が一致しないとき加算器とし
て、同じく１のとき、すなわち両符号が一致する
とき減算器として働らく。演算器１３は常に減算
器として働らき、レジスタ１からの入力１３ａの
値から、レジスタ３からの入力１３ｂの値を減じ
た結果を出力レジスタ７に保持する。なお、この
演算器１３は演算器１４で兼ねてもよい。

比較器１５は、レジスタ９の符号ビツト１０
と、レジスタ１１の符号ビツト１２の値によつて
結果が定まり、その結果は、第２図に示す通り、
両入力が等しいとき１、等しくないとき０とな
る。

シフタ１６はレジスタ９の値を演算器１４の第
１入力１４ａに１ビツト左シフトしたものを転送
するためのものである。１ビツト左シフトする母
線２０の他に、シフトしない母線２１を設ける。

第３図は、第１図の装置によつて除算を行なう
制御手順の一例を示すもので、これらの制御は、
図示されていないプロセツサによつて行なわれ
る。

除算は(a)前処理、(b)繰返し処理、(c)後処理の３
つの処理からなつており、これらを順次、第３図
を参照しながら説明する。

(a) 前処理 まず、被除数の仮数部レジスタ２の値をレジ
スタ９に除数の仮数部レジスタ４の値をレジス
タ１１に転送する（第３図のステツプ31，32）
レジスタ９の値を演算器１４の第１入力１４ａ
として、母線２１を通して転送する。また、レ
ジスタ１１の値を演算器１４の第２入力１４ｂ
として転送する。演算器１４の減算の結果をレ
ジスタ９に転送する。一方、レジスタ９の符号
ビツト１０とレジスタ１１の符号ビツト１２を
比較器１５に送り比較を行ない、両ビツトが同
じであれば１を出力し、同じでなければ０を出
力する。比較器１５の比較結果の値が、０のと
きシフトレジスタ８をすべて１に、１のときす
べて０に設定する（第３図のステツプ33）。こ
れは、「足し戻しをしない除算」として知られ
た演算のための初期条件の設定である。通常こ
の演算は、次項の繰返し処理と同じ操作を行な
つて、最後に符号ビツトの０と１の反転によつ
て実現するが、本発明の場合には、一般の手法
と異なり、次項の繰返し処理の回数が、仮数部
の有効ビツト数とは異なるため、最後の符号ビ
ツトの０と１の反転のみでは実現できないから
である。

指数部レジスタ１の値を演算器１３の第１入
力１３ａとして入れるとともに、指数部レジス
タ３の値を演算器１３の第２入力１３ｂとして
入れる。演算器１３は、第１入力１３ａの値か
ら第２入力１３ｂの値を減じ、その結果の値ｎ
をレジスタ７に保持する（第３図のステツプ
34） (b) 繰返し処理 次のことを、レジスタ７の値ｎに１を加えた
回数だけ行なう。

すなわち、レジスタ７の値ｎを調べ（第３図
のステツプ35）、それが負でなければ、レジス
タ７の値を１だけ減少する（第３図のステツプ
36）とともに、比較器１５で、レジスタ９と１
１の符号を比較する（第３図のステツプ37）。

レジスタ９の値を、シフタ１６を通して、母
線２０によつて、演算器１４の第１入力１４ａ
として転送する。レジスタ１１の値を演算器１
４の第２入力１４ｂとして転送する。比較器１
５の結果によつて演算器１４を加算器あるいは
減算器として働かせ、出力結果をレジスタ９に
転送する（第３図のステツプ39，41）。

また、シフトレジスタ８の内容を１ビツト左
にシフトし、最も右のビツトとし、比較器１５
の結果の値を設定する（第３図のステツプ38，
40）。

この部分の処理は、「足し戻しをしない除算」
として知られた演算である。剰余と除数が同符
号のときは商１を立てて減算し、異符号のとき
は商−１を立てて加算する。この演算によれば
常に最新の商のビツトは１であるが、その直前
の商は、商１が立つときは１のまま、商−１が
立つときは引算の借りにより０となる。したが
つて、直前の商として、同符号のとき１、異符
号のとき０を立てるわけである。

以上のことから、この繰返しを終つたとき、
最後の商は１であることを考慮しなければなら
ない。繰返しの回数を、レジスタ７の値に１を
加えたものとする理由は、商として0.5あるい
は−0.5まで求めるためである。これによつて、
剰余ｒの範囲が、除数ｄによつて次の範囲とな
る。

−｜ｄ｜／２ｒ＜｜ｄ｜／２ 剰余ｒの範囲をこの通りとすることによつて、
次の後処理を容易にすることができる。

(c) 後処理 レジスタ９の値を、母線２１を通つて演算器
１４の第１入力１４ａとして転送する。その第
２入力についてはこれまでと同じである。演算
器１４において、比較器１５の比較結果によつ
て加算あるいは減算を行なつて、演算結果をレ
ジスタ６に転送する（第５図のステツプ43）。
レジスタ３の値から１だけ減じた値をレジスタ
５に転送する。シフトレジスタ８については、
比較器１５の値が０のときはそのまま、１のと
きは、１を加える（第３図のステツプ42）。

この処理は、(b)繰返しの最後の商が0.5ある
いは−0.5であるものを整数に補正するための
ものである。

以上によつて、シフトレジスタ８には商が固定
小数点形式で、レジスタ５，６に剰余が浮動小数
点形式が得られる。固定小数点形式から浮動小数
点形式への変形、浮動小数点数の正規化について
は、必要に応じてこれを行なつてもよい。

本発明によれば、浮動小数点形式で表現された
数値の除算の商を整数値として得るように繰返し
回数を制御し、整数の商とそのときの剰余とを得
るための手段を与えることによつて、正しく剰余
を得ることができるため、例えば、次に述べる周
期関数値等の計算を精度よく行なえる。

浮動小数点数の除算において、商と剰余を同時
に求め得ることによる効果を示す例を述べる。

三角関数は周期関数である。このうち正接関数
の周期は弧度法で表わすときπ（円周率）である。
しかし次の関係式も知られている。

tan（（2i＋１）π／２＋ｒ）＝−１／tanr これを用いて、正接関数値の値を −π／４ｒ＜π／４ におけるtan ｒの値の計算に基づいて計算するこ
とができるから、実質的に周期はπ／２であると
考えて差しつかえない。また従来多くの正接関数
計算用サブルーチンはこのように作られてきてい
る。

以上のことから、正接関数値の計算においては
独立変数ｘをπ／２で除した商ｑと剰余ｒとを求
めることによつて、次の２ステツプで計算でき
る。

(a) 区間 −π／４ｒ＜π／４ における正接関数値計算ルーチンによりtan
ｒの値を求める。

(b) ｑの偶奇により、ｑが偶数のときはそのまま
奇数のときは−１／tan ｒを計算する。

ここでｑは整数、ｒは次の区間を満たすよう
に定める。

−π／４ｒ＜π／４ このように、単に剰余のみでなく、商も同時に
求められると効果的である場合が存在し、三角関
数の計算は多くの場合そうである。

剰余として得られる結果の値の範囲は、理論的
には一通りに決まるわけではないが、実用的には
それらのうちの一つとして、絶対値が最も小とな
るものを選ぶのがよい。その理由は、浮動小数点
表現が、数値の有効桁数を可能なかぎり保持する
目的で使われるものであるから、絶対値の小なる
数値ほど、絶対値としてのきめ細かさが保存され
るからである。したがつて、剰余の値ｒとしてと
り得る範囲は、除数の絶対値をｄとするとき、 −ｄ／２ｒ＜ｄ／２ とする。符号については、上のものに限ることは
なく、右の不等号に付けてもよいし、除数、被除
数の符号によつて定まるようにしても、実用的に
何ら差し支えない。

除数ｄによる除算の代りに１／ｄとの積を計算
し、整数部と小数部に分離するようにした従来の
装置（例えば、米国特許第3871578号）に比べて、
本発明は次のような効果がある。

(1) 従来のものでは、浮動小数点除算での商は計
算できるが剰余は直接できないのに対して、本
発明では、商とともに、剰余を直接計算でき
る。

(2) 従来のものでは、求めた小数部に除数ｄを乗
ずれば剰余を求めることができるが、正しい値
でないのに対して、本発明は正しい剰余が得ら
れる。

(3) 従来の場合、浮動小数点数の乗法の演算の結
果、乗数と同じ有効桁数だけ得られるが、小数
点以上の整数部の有効桁数の分だけ小数部の有
効桁数が減少するため、剰余計算の代替演算と
はなり得ないのに対して、本発明ではそのよう
な不都合はない。

(4) 従来のものでは、三角関数等の近似公式は独
立変数の簡単な関数になつているが、乗法によ
る小数部を用いる時は独立変数に一次変換を施
した公式を用いなければならないので、公式の
係数の誤差が生ずるとともに、小数部を得るた
めに、ｄを乗じた時に誤差が生じ、それらの誤
差が複合して大きな誤差となるのに対して、本
発明はそのような誤差は全く生じない。

【図面の簡単な説明】

第１図は本発明による情報処理装置の主要部の
一実施例の構成図、第２図は第１図の比較器での
比較結果を表わす図、第３図は第１図の制御手順
の一例を示すフローチヤートである。 １〜１２……レジスタ、１３，１４……演算
器、１５……比較器、１６……シフタ。

【特許請求の範囲】

１ サイクルタイムで、ｎビツトの商を生成する
高基数非回復型除算器であつて、除数レジスタ
と、除数の倍数発生回路と、桁上げ先見回路を持
つ加算器と、部分商予測器と、部分商発生器と、
部分剰余レジスタと、剰余補正回路とから構成さ
れる除算装置において、上記倍数発生回路と、桁
上げ先見回路とを、複数個の乗算ルートを備えた
ｎより少ない複数の乗算器、及び減数レジスタ
と、１段、又は複数段の桁上げ保存加算器と、桁
上げ先見回路を持つ加算器とで構成し、上記複数
個の乗算ルートを備えたｎより少ない複数の乗算
器のそれぞれで形成される複数の乗算ルートを、
上記部分予測器からの部分予測信号に基づいて選
択して得た乗算出力値を、それぞれ対応した減数
レジスタにセツトし、該セツトされた上記複数個
の減数レジスタのデータを加算することで、上記
除数の倍数データを生成し、該生成された倍数デ
ータを、上記部分剰余レジスタの値から加減算し
て、和ビツト(S)とキヤリビツト(C)とを得ることを
上記１段、又は複数段の桁上げ保存加算器で行
い、該得られた和ビツト(S)とキヤリビツト(C)を上
記桁上げ先見回路を持つ加算器に入力して次のサ
イクルの部分剰余とすることを特徴とする除算装
置。