JPS63157230A - 丸め回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は丸め回路であって、右シフト手段とデフ−１手
段と加９手段と左シフト手段とにより構成して、回路構
成を簡易とし処理の高速化を可能とづる。

（産業上の利用分野） 本発明は丸め回路に関し、精庶に応じて数値の丸め処理
を行なう丸め回路に１！ｌ１する。

浮動小数点滴０においては、例えば６７ピツトの仮数部
を２４ビット，３２ビツｈ，５３ビツｌ−　。

６４ビット夫々の仮数部へ′ｇＪ度の変換を行なうどき
、切捨てられる下位ビットのピッ１・パターンに応じて
変換後の仮数部の値を補正して、切捨て７，貝藻を減少
させる丸めの処理を行なう。また、｝゛１仙小数を整数
に変換寸ろ場合にｂｌｉ’ｉ１様に丸めをＩｊ＜′Ｋ〔
従来の技術〕 従来の丸め回路は６７ビットの仮数部に対して、２４ビ
ット，３２ピット．５３ビツｌ−、６４ビツ１一人々の
精麻に対応した切捨位買より下位３ビットを取り出ず４
つのデータセレクタを設け、精度に応じて取り出された
３ビットのビットパターンと、それより下位の全ビット
のオア演ｐ結果とに応じて丸め処理を行なっていた。

〔発明が解決しようとする問題点〕

しかし、変換後の精度が４ｆｌ類稈度であればデータセ
レクタの数も少なくて済むが、変換精度の秤類が大なる
場合、及び浮動小数を整数に変換する場合にはデータセ
レクタの数が増大し回路が大゛　型化してしまう。また
、データセレクタで取り出ず３ビットより下位の全ビッ
トのオア演算のためにこの下位ビットの位ｄを求める滴
りに時間がかかり丸め処理に長時間を要するという問題
点があった。

本発明は上記の点に鑑みてなされるものであり、回路構
成が簡単で高速に丸めｔ８埋を行なう丸め回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明の丸め回路は、心間とする精度に応じたビット数
だけ仮数部を右シフトする右シフト手段（１１）と、 右シフト手段（１１）の出力する下位所定数ビットをデ
コードして１ピツＩ・の１直を出力するデコード手段（
１２）と、 右シフト手段（１１）よりの下位所定数ビットを除く十
（会所定数ビットの値にデコード手段（１２）よりの１
ビット値を加点する加算手段（１３）と、 加９手段（１３）の出力するｌｔ＋を右シフト手段（１
１）におけるシフト品と同一のピッ１〜数だけ左シフト
する左シフト手段（１５）とからなる。

（作用） 本発明においては、右シフトにより切捨位置が固定され
るため、あらゆる精度に応じたビット位置で容易に丸め
の処理を行なうことができる。。

（実施例〕 第１図は本発明の丸め回路の一実施例のブロック系統図
を示す。

第１図において、レジスタ１０には端子１０ａより供給
された浮動小数の仮数部が格納されている。この仮数部
（３Ｌ例えば６７ビットである。レジスタ１０の出力す
る６７ビツｊ・の仮数部は右シフト回路１１に供給され
る。

右シフト回路１１は変換する精度に応じて、例えば粘１
ｑが５３ビットならば１１ビットだけ仮数部を右方向（
上位方向）にシフトする。このとき上位の１１ビットは
例えば全ビット７０７とされる。そしてシフトアウトさ
れるビットは仝てオア演０されてスデイツ−を一ビット
が／）成され、このスティッキービットは右シフト終了
俊の右シフ１−回路１１の最下イ◇どットにオア演のさ
れる。これによって、レジスタ１１に第２図（八）に示
す仮数部Ｆが格納されているとすれば、シフト後の右シ
フト回路１１の値は第２図＜Ｂ）に示す如き状態となる
。右シフト回路１１の下位３ビットは丸めデコーダ１２
に供給され、上位６４ビットは加口需１３に供給される
。

丸めデニＪ−ダ１２は供給される３ビットを丸め処理の
方式及び浮動小数の正負に応じてデコードし、ｌｌｆｆ
　’　０　’又は７１７を出力する。、この出力値は加
ｔ’）：５１３へキャリーとして供給される。

加ｔ３鼎１３は端子ａに入来する右ジット回路１１の出
力＋ｆｌに端子すに入来する値及び端子Ｃに入来寸ろ：
′Ｆｔ−リーを加Ｃ２するが、端ｐｂには端子１４より
ｌ＋ｌ’Ｔ　’　Ｏ’が供給されている。このため、右
シフト回路１１の６４ピツトの出力１ｆｉに丸めデコー
ダ１２の出力するキャリーが加算されて出））され、加
ＤｉＳ１３の６４ビットの出力値はにシフト回路１５に
供給される。

左シフト回路１５Ｉユ右シフトｆｉｊ路１１におけるシ
フ）−１４と同一の１１ビットだけ左シフト・を１−１
ない端子１６より出力する。このとき下位の１１ビット
は全ビットＶ　□　Ｗとされて、第２図（Ｃ）に示ザ如
く、指宇された精度（この場合５３ビット）で全６４ビ
ットの仮数部が１ツられる。。

このように、右シフト回路１１、左シフト回路１５夫々
のシフトビット数を変更するだけで、任意の精度の浮動
小数の仮数部を（ξすることができ、かつ、浮動小数を
任意の精度の整数に変換することができ、その精度によ
って回路構成の変更を行なう必要がない。また、右シフ
ト回路１１でシフトアウトされる全部ピッＩ・のオア演
算を行なうだけで容易にスｉイッギービットを生成でき
、川口３１３に供給される姶の最下位ビットが丸め処理
の対象となるビットとなるので丸め処理を容易に行なう
ことができる。更に浮動小数の演口を行なう回路内には
加り器、右シフト回路、左シフト回路はほとんど設けら
れているため、それらの回路の一部又は全部を利用（〕
て容易かつ命中に回路構成を行なうことができる。

なお、右シフト回路１１及びノＥシフト回路１５の代り
に双方向シフト回路を用いて右シフト及び左シフ１へを
行なっても良い。また、右シフトを行なった際に浮動小
数の指数部を右シフトのビット数だけ加０しておけば、
その指数部及び加口器１３の出力する鎖部ら仮数部を正
規化回路に供給して、左シフト回路１５における左シフ
Ｉ・を正規化回路ｒ：１ｊなっても良く、上記実施例に
限定されない。

〔梵明の動床〕

［述の如く、本発明の丸め回路によれば、従来の如く必
要とする精度に対応した故のセレクタを＝２　ｔＪる必
要がなく回路構成が簡易となり、ス１イッキービットの
生成を容易に、かつ高速に行なうことができ、更に）フ
動小数の演０を行なう回路の一部を利用でき、実用ｌ−
極めてｈ川である。

【図面の簡単な説明】

第１図は本発明回路の一実施例のブロック系統図、 ′：５２図は第１図示の回路各部の仮数の状態を模式的
に示す図である。 第１図において、 １０はレジスタ、 １１は右シフト回路、 １２は丸めデコーダ、 １３は加篩器、 １５は左シフト回路である。 代理人　弁狸士　月　桁　負　− 第１図 ′！５１図示の回路各部の仮数の状響を示すノ第２図

Claims (1)

1. 【特許請求の範囲】 必要とする精度に応じたビット数だけ仮数部を右シフト
   する右シフト手段（１１）と、 該右シフト手段（１１）の出力する下位所定数ビットを
   デコードして１ビットの値を出力するデコード手段（１
   ２）と、 該右シフト手段（１１）よりの該下位所定数ビットを除
   く上位所定数ビットの値に該デコード手段（１２）より
   の１ビットの値を加算する加算手段（１３）と、 該加算手段（１３）の出力する値を該右シフト手段（１
   １）におけるシフト量と同一のビット数だけ左シフトす
   る左シフト手段（１５）とを有することを特徴とする丸
   め回路。