JPS6136677B2 - - Google Patents
Info
- Publication number
- JPS6136677B2 JPS6136677B2 JP15541281A JP15541281A JPS6136677B2 JP S6136677 B2 JPS6136677 B2 JP S6136677B2 JP 15541281 A JP15541281 A JP 15541281A JP 15541281 A JP15541281 A JP 15541281A JP S6136677 B2 JPS6136677 B2 JP S6136677B2
- Authority
- JP
- Japan
- Prior art keywords
- elements
- processing
- unit
- units
- vector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 11
- 238000004364 calculation method Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
本発明は、あるベクトル長で示される一連のデ
ータ群を複数の演算ユニツトで分散処理する場合
の各ユニツトにおける処理エレメントの算出方式
に関する。 ベクトル計算機では多数のエレメントa0，a1，
a2……，b0，b1，b2……を持つベクトルＡ（a0，
a1，a2……），Ｂ（b0，b1，b2……）のエレメン
ト相互a0とb0，a1とb1，a2とb2……を加減乗除す
るといつた処理を行なうが、エレメント数（ベク
トル長）が多数になると処理量は膨大なものにな
る。そこで複数個の演算ユニツトを設けて分散処
理することが行なわれるが、本発明はかゝる場合
の各演算ユニツトの処理エレメント長の算出又は
決定方式に係るものであり、特徴とする所は複数
の演算ユニツトを設け、該ユニツトに対応させて
設けたメモリから与えられる当該ユニツトの処理
エレメントを、共通に入力されるビツトパターン
から算出した自己の演算ユニツトの処理分だけ演
算するベクトル演算処理装置におけるベクトル長
算出方式において、複数の演算ユニツトの全体で
処理すべきエレメント数を示す２値数で表わされ
る前記ビツトパターンを該エレメント数より１だ
け少ない２値数とし、それを下位ビツト群と上位
ビツト群に分けて下位ビツト群をデコードするデ
コーダおよび上位ビツト群をロードされカウンタ
ともなるレジスタを各演算ユニツトに設け、各演
算ユニツトは該デコーダが出力する各演算ユニツ
ト毎に異なる処理エレメント数と前記レジスタの
内容から定まる各演算ユニツト共通の処理エレメ
ント数との和として自己の処理エレメント数を決
定することにある。以下図面を参照しながらこれ
を説明する。 第１図は演算ユニツトALUをE1，E2，E3，E4
の４個設けた例を示す。M1〜M4はメモリで、演
算すべきエレメントを記憶する。記憶の仕方は図
示の通りでM1にはエレメント１，２，M2にはエ
レメント３，４，M3には５，６，M4には７，８
であり、次は最初のM1に戻つてエレメント９，
１０，M2に１１，１２……となる。即ちメモリ
は演算ユニツトに対応させて本例では４分割し、
それらに２エレメントずつ順番に書込み、最終メ
モリ部分まで書込んだら次の２エレメントは最初
のメモリ部分に戻つて書き込み、以下同様とす
る。CUは制御ユニツトで、そのVLRはベクトル
長レジスタである。レジスタVLRには処理すで
きベクトルの長さつまりエレメント数が書込まれ
る。レジスタVLRは本例では16ビツトからな
り、その内容は処理すべきエレメント数が１，
２，３……のとき００……０１，００……１０，
００……１１，となる。かゝる内容（ビツトパタ
ーンBPという）は各演算ユニツトE1，E2，E3，
E4に共通に伝えられる。各演算ユニツトはこれ
を受けて従来は次表１により自己が処理すべきエ
レメント数を知つた。
ータ群を複数の演算ユニツトで分散処理する場合
の各ユニツトにおける処理エレメントの算出方式
に関する。 ベクトル計算機では多数のエレメントa0，a1，
a2……，b0，b1，b2……を持つベクトルＡ（a0，
a1，a2……），Ｂ（b0，b1，b2……）のエレメン
ト相互a0とb0，a1とb1，a2とb2……を加減乗除す
るといつた処理を行なうが、エレメント数（ベク
トル長）が多数になると処理量は膨大なものにな
る。そこで複数個の演算ユニツトを設けて分散処
理することが行なわれるが、本発明はかゝる場合
の各演算ユニツトの処理エレメント長の算出又は
決定方式に係るものであり、特徴とする所は複数
の演算ユニツトを設け、該ユニツトに対応させて
設けたメモリから与えられる当該ユニツトの処理
エレメントを、共通に入力されるビツトパターン
から算出した自己の演算ユニツトの処理分だけ演
算するベクトル演算処理装置におけるベクトル長
算出方式において、複数の演算ユニツトの全体で
処理すべきエレメント数を示す２値数で表わされ
る前記ビツトパターンを該エレメント数より１だ
け少ない２値数とし、それを下位ビツト群と上位
ビツト群に分けて下位ビツト群をデコードするデ
コーダおよび上位ビツト群をロードされカウンタ
ともなるレジスタを各演算ユニツトに設け、各演
算ユニツトは該デコーダが出力する各演算ユニツ
ト毎に異なる処理エレメント数と前記レジスタの
内容から定まる各演算ユニツト共通の処理エレメ
ント数との和として自己の処理エレメント数を決
定することにある。以下図面を参照しながらこれ
を説明する。 第１図は演算ユニツトALUをE1，E2，E3，E4
の４個設けた例を示す。M1〜M4はメモリで、演
算すべきエレメントを記憶する。記憶の仕方は図
示の通りでM1にはエレメント１，２，M2にはエ
レメント３，４，M3には５，６，M4には７，８
であり、次は最初のM1に戻つてエレメント９，
１０，M2に１１，１２……となる。即ちメモリ
は演算ユニツトに対応させて本例では４分割し、
それらに２エレメントずつ順番に書込み、最終メ
モリ部分まで書込んだら次の２エレメントは最初
のメモリ部分に戻つて書き込み、以下同様とす
る。CUは制御ユニツトで、そのVLRはベクトル
長レジスタである。レジスタVLRには処理すで
きベクトルの長さつまりエレメント数が書込まれ
る。レジスタVLRは本例では16ビツトからな
り、その内容は処理すべきエレメント数が１，
２，３……のとき００……０１，００……１０，
００……１１，となる。かゝる内容（ビツトパタ
ーンBPという）は各演算ユニツトE1，E2，E3，
E4に共通に伝えられる。各演算ユニツトはこれ
を受けて従来は次表１により自己が処理すべきエ
レメント数を知つた。
【表】
即ちエレメント数が１のときはE1はメモリM1
の１エレメントを演算処理し、E2〜E4は休止と
なる。エレメント数が２のときはE1はM1の２エ
レメントを演算処理し、E2〜E4は休止となる。
エレメント数が３のときはE1はM1の２エレメン
ト、E2はM2の１エレメントをそれぞれ演算処理
し、E3，E4は休止となる。以下この表１の通り
である。なお各エレメントには１，２，３……の
番号が付されているように各々異なるデータであ
り、１つ取出す、２つ取出すといつてもどのエレ
メントを取出すのかの問題はあるが、これはメモ
リへの書込みの際に工夫してあり、図示のように
１，２，３，４……９，10……と格納してある。 各演算ユニツトがビツトパターンBP自己の処
理エレメント数を知るにはデコーダを設け、E1
ではBPが00……00001なら１，00……00010〜00
……01000なら２，00……01001なら３，00……
01010〜なら４……というデコードを行ない、E2
では00……00001，00……00010なら０，00……
00011なら１，00……00100〜00……01010なら
２，……というデコードを行なえばよい。しかし
このデコードは複雑であり、デコーダの構成が複
雑、大規模化する。 本発明はかゝる点を改善しようとするもので、
制御ユニツトが出力するビツトパターンBPを、
単純循環型の簡単なものにする。即ちエレメント
数１，２，３…に対する表１のビツトパターンを
全て−１したものとすると次表２に示すように下
位３ビツトが000〜111を単純に繰り返す簡単なも
のになる。
の１エレメントを演算処理し、E2〜E4は休止と
なる。エレメント数が２のときはE1はM1の２エ
レメントを演算処理し、E2〜E4は休止となる。
エレメント数が３のときはE1はM1の２エレメン
ト、E2はM2の１エレメントをそれぞれ演算処理
し、E3，E4は休止となる。以下この表１の通り
である。なお各エレメントには１，２，３……の
番号が付されているように各々異なるデータであ
り、１つ取出す、２つ取出すといつてもどのエレ
メントを取出すのかの問題はあるが、これはメモ
リへの書込みの際に工夫してあり、図示のように
１，２，３，４……９，10……と格納してある。 各演算ユニツトがビツトパターンBP自己の処
理エレメント数を知るにはデコーダを設け、E1
ではBPが00……00001なら１，00……00010〜00
……01000なら２，00……01001なら３，00……
01010〜なら４……というデコードを行ない、E2
では00……00001，00……00010なら０，00……
00011なら１，00……00100〜00……01010なら
２，……というデコードを行なえばよい。しかし
このデコードは複雑であり、デコーダの構成が複
雑、大規模化する。 本発明はかゝる点を改善しようとするもので、
制御ユニツトが出力するビツトパターンBPを、
単純循環型の簡単なものにする。即ちエレメント
数１，２，３…に対する表１のビツトパターンを
全て−１したものとすると次表２に示すように下
位３ビツトが000〜111を単純に繰り返す簡単なも
のになる。
【表】
下位３ビツトの000〜111の繰返しは表１でも現わ
れるが、それはエレメント数８以降であり（８〜
15，16〜23，……が000〜111を繰り返す）、最初
の１〜７は001から始まつて111に終るからこれだ
けを特別扱いする必要がある。−１しておくと表
２の通りであり、繰り返しに入るエレメント数９
〜16に対する演算処理ユニツトE1〜E4の処理エ
レメント数は、エレメント数１〜８の場合のそれ
に＋２したものである。この＋２は、ビツトパタ
ーンの最下位から４番目のビツト12が１なら＋２
（エレメント数１〜７の場合はこれが０であるか
ら＋０）という論理で簡単に実行できる。次のエ
レメント数17〜24に対しては＋４であり、これは
最下位から５番目のビツト１１が１，４番目のビ
ツトが０（従つて10進数では４）という論理で実
行できる。以下同様である。第２図に各演算ユニ
ツトのエレメント数算出回路を示す。 第２図でDECはデコーダでビツトパターンBP
の下位３ビツト〓，〓，〓を受け、自己の演算ユ
ニツトのエレメント処理数を出力する。前記表２
に示すように該処理数はE1の場合、ビツトパタ
ーンBPが000なら１，001〜111なら２である。E2
の場合はビツトパターンBPが000と001なら０，
010なら１，011〜111なら２であり、以下表の通
りである。この表２から明らかなようにエレメン
ト処理数の種類は０，１，２の３種類であり、こ
れはフリツプフロツFF1，FF2をセツト、リセツ
トすることにより表現する。例えば処理数０なら
ばFF1，FF2共にリセツト（出力は１）、処理
数が１ならFF1セツト、FF2リセツト、処理数が
２ならFF2セツト、FF1リセツトとする。REGは
カウンタともなるレジスで、ビツトパターンの残
りの13ビツトを並列にローデイングされる。表２
から明らかなようにエレメント数が１〜８のとき
これらのビツトはオール０，エレメント数が９〜
16のとき00…01，そして表２には示していないが
エレメント数が17〜24のとき00……10，エレメン
ト数が25〜32のとき00……11であり、以下これに
準じる。このビツトパターンをセツトされたレジ
スタREGの内容と、デコーダDECによりセツト
されたフリツプフロツプFF1，FF2の内容の和
が、当該演算ユニツトが処理すべきエレメント数
を示している。 演算ユニツトは自己の処理すできエレメント数
が分つたら、次はその数だけエレメントを自己に
属するメモリ部分から取込む。この場合エレメン
トを１つ取込む毎に−１し、FF1，FF2，REGと
もに０になつたときゲートＧに出力を生じさせ、
該出力によりメモリからのエレメント取込みを停
止させれば、自己に割当てられたエレメントを取
込むことができる。なおFF1とFF2は２ビツトカ
ウンタを構成し、レジスタREGは13ビツトカウ
ンタを構成するがその最下位ビツトは２に対応す
るので、ダミービツトを１つ付加する（FF1を該
ダミービツトの代りに使用できる）。かゝる処理
がしてあればエレメント取込みに際してレジスタ
REGを逐次−１し、オール０になつたらカウン
タFF1，FF2を逐次−１しこれもオール０でゲー
トＧにEND出力を上げさせることができる。 ビツトパターンを−１する操作は各演算ユニツ
トで行なつてもよいが、制御ユニツトCUが−１
したものを各演算ユニツトに与えるのが簡単であ
る。 以上説明したように本発明によれば各演算ユニ
ツトの処理エレメント数を簡単なハードウエアで
算出でき、甚だ有効である。
れるが、それはエレメント数８以降であり（８〜
15，16〜23，……が000〜111を繰り返す）、最初
の１〜７は001から始まつて111に終るからこれだ
けを特別扱いする必要がある。−１しておくと表
２の通りであり、繰り返しに入るエレメント数９
〜16に対する演算処理ユニツトE1〜E4の処理エ
レメント数は、エレメント数１〜８の場合のそれ
に＋２したものである。この＋２は、ビツトパタ
ーンの最下位から４番目のビツト12が１なら＋２
（エレメント数１〜７の場合はこれが０であるか
ら＋０）という論理で簡単に実行できる。次のエ
レメント数17〜24に対しては＋４であり、これは
最下位から５番目のビツト１１が１，４番目のビ
ツトが０（従つて10進数では４）という論理で実
行できる。以下同様である。第２図に各演算ユニ
ツトのエレメント数算出回路を示す。 第２図でDECはデコーダでビツトパターンBP
の下位３ビツト〓，〓，〓を受け、自己の演算ユ
ニツトのエレメント処理数を出力する。前記表２
に示すように該処理数はE1の場合、ビツトパタ
ーンBPが000なら１，001〜111なら２である。E2
の場合はビツトパターンBPが000と001なら０，
010なら１，011〜111なら２であり、以下表の通
りである。この表２から明らかなようにエレメン
ト処理数の種類は０，１，２の３種類であり、こ
れはフリツプフロツFF1，FF2をセツト、リセツ
トすることにより表現する。例えば処理数０なら
ばFF1，FF2共にリセツト（出力は１）、処理
数が１ならFF1セツト、FF2リセツト、処理数が
２ならFF2セツト、FF1リセツトとする。REGは
カウンタともなるレジスで、ビツトパターンの残
りの13ビツトを並列にローデイングされる。表２
から明らかなようにエレメント数が１〜８のとき
これらのビツトはオール０，エレメント数が９〜
16のとき00…01，そして表２には示していないが
エレメント数が17〜24のとき00……10，エレメン
ト数が25〜32のとき00……11であり、以下これに
準じる。このビツトパターンをセツトされたレジ
スタREGの内容と、デコーダDECによりセツト
されたフリツプフロツプFF1，FF2の内容の和
が、当該演算ユニツトが処理すべきエレメント数
を示している。 演算ユニツトは自己の処理すできエレメント数
が分つたら、次はその数だけエレメントを自己に
属するメモリ部分から取込む。この場合エレメン
トを１つ取込む毎に−１し、FF1，FF2，REGと
もに０になつたときゲートＧに出力を生じさせ、
該出力によりメモリからのエレメント取込みを停
止させれば、自己に割当てられたエレメントを取
込むことができる。なおFF1とFF2は２ビツトカ
ウンタを構成し、レジスタREGは13ビツトカウ
ンタを構成するがその最下位ビツトは２に対応す
るので、ダミービツトを１つ付加する（FF1を該
ダミービツトの代りに使用できる）。かゝる処理
がしてあればエレメント取込みに際してレジスタ
REGを逐次−１し、オール０になつたらカウン
タFF1，FF2を逐次−１しこれもオール０でゲー
トＧにEND出力を上げさせることができる。 ビツトパターンを−１する操作は各演算ユニツ
トで行なつてもよいが、制御ユニツトCUが−１
したものを各演算ユニツトに与えるのが簡単であ
る。 以上説明したように本発明によれば各演算ユニ
ツトの処理エレメント数を簡単なハードウエアで
算出でき、甚だ有効である。
第１図および第２図は本発明の実施例を示すブ
ロツク図である。 図面でE1〜E4は複数の演算ユニツト、M1〜M4
はメモリ、１，２，３はエレメント、BPはビツ
トパターン、DECはデコーダ、REGはレジスタ
である。
ロツク図である。 図面でE1〜E4は複数の演算ユニツト、M1〜M4
はメモリ、１，２，３はエレメント、BPはビツ
トパターン、DECはデコーダ、REGはレジスタ
である。
Claims (1)
- 【特許請求の範囲】 １ 複数の演算ユニツトを設け、該ユニツトに対
応させて設けたメモリから与えられる当該ユニツ
トの処理エレメントを、共通に入力されるビツト
パターンから算出した自己の演算ユニツトの処理
分だけ演算するベクトル演算処理装置におけるベ
クトル長算出方式において、 複数の演算ユニツトの全体で処理すべきベクト
ル演算処理装置数を示す２値数で表わされる前記
ビツトパターンを該エレメント数より１だけ少な
い２値数とし、それを下位ビツト群と上位ビツト
群に分けて下位ビツト群をデコードするデコーダ
および上位ビツト群をロードされカウンタともな
るレジスタを各演算ユニツトに設け、 各演算ユニツトは該デコーダが出力する各演算
ユニツト毎に異なる処理エレメント数と前記レジ
スタの内容から定まる各演算ユニツト共通の処理
エレメント数との和として自己の処理エレメント
数を決定することを特徴とするベクトル長算出方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15541281A JPS5856180A (ja) | 1981-09-30 | 1981-09-30 | ベクトル長の算出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15541281A JPS5856180A (ja) | 1981-09-30 | 1981-09-30 | ベクトル長の算出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856180A JPS5856180A (ja) | 1983-04-02 |
| JPS6136677B2 true JPS6136677B2 (ja) | 1986-08-19 |
Family
ID=15605420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15541281A Granted JPS5856180A (ja) | 1981-09-30 | 1981-09-30 | ベクトル長の算出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856180A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63106483U (ja) * | 1986-12-26 | 1988-07-09 | ||
| JP2577218B2 (ja) * | 1987-03-06 | 1997-01-29 | 株式会社 ソフイア | 弾球遊技機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215280A (ja) * | 1984-04-10 | 1985-10-28 | Nec Corp | ベクトル演算処理装置 |
-
1981
- 1981-09-30 JP JP15541281A patent/JPS5856180A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63106483U (ja) * | 1986-12-26 | 1988-07-09 | ||
| JP2577218B2 (ja) * | 1987-03-06 | 1997-01-29 | 株式会社 ソフイア | 弾球遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856180A (ja) | 1983-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0075745B1 (en) | Method and apparatus for division | |
| JP3487903B2 (ja) | 演算装置及び演算方法 | |
| US4041292A (en) | High speed binary multiplication system employing a plurality of multiple generator circuits | |
| US4748582A (en) | Parallel multiplier array with foreshortened sign extension | |
| US20120072704A1 (en) | "or" bit matrix multiply vector instruction | |
| JPH0145649B2 (ja) | ||
| CN113032723B (zh) | 一种矩阵乘法器的实现方法及矩阵乘法器装置 | |
| US20080288756A1 (en) | "or" bit matrix multiply vector instruction | |
| CN114996649A (zh) | 一种矩阵分解和下三角矩阵求逆的实现方法 | |
| CA1170773A (en) | Data processor using a read only memory for selecting a part of a register into which data is written | |
| JPS6136677B2 (ja) | ||
| GB933066A (en) | Computer indexing system | |
| US20090083361A1 (en) | Shift-add based multiplication | |
| GB1014628A (en) | Data processing system | |
| US20180113839A1 (en) | Associative Computer Providing Semi-Parallel Architecture | |
| US3196259A (en) | Parity checking system | |
| SU362299A1 (ru) | Всесоюзная | |
| JP2705162B2 (ja) | 演算処理装置 | |
| JP3231811B2 (ja) | 行列演算回路 | |
| SU754415A1 (ru) | Устройство для деления двоичных чисел 1 | |
| JP2605792B2 (ja) | 演算処理装置 | |
| US3244865A (en) | Asynchronous binary computer system using ternary components | |
| CN106411324A (zh) | 信息处理方法及存储设备 | |
| GB1114503A (en) | Improvements in or relating to data handling apparatus | |
| JP2508286B2 (ja) | 平方根演算装置 |