JPH04102182A - グラフィックマイクロコンピュータ - Google Patents
グラフィックマイクロコンピュータInfo
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- JPH04102182A JPH04102182A JP2220920A JP22092090A JPH04102182A JP H04102182 A JPH04102182 A JP H04102182A JP 2220920 A JP2220920 A JP 2220920A JP 22092090 A JP22092090 A JP 22092090A JP H04102182 A JPH04102182 A JP H04102182A
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- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
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- 235000007164 Oryza sativa Nutrition 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—2D [Two Dimensional] image generation
- G06T11/20—Drawing from basic elements, e.g. lines or circles
- G06T11/206—Drawing of charts or graphs
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はグラフィック処理を行なうグラフィックマイク
ロコンピュータに関するものである。
ロコンピュータに関するものである。
（従来の技術）
レーザービームプリンタやデイスプレィ端末などの出力
装置における高解像度化とともに、それらに表示すべき
図形や文字を発生するための処理量は増大する一方であ
り、高速化が望まれている。これらの処理は汎用マイク
ロコンピュータを用いたグラフィックシステムや図形描
画専用のグラフィックマイクロコンピュータを用いたシ
ステムで行なわれることがあるが、これらのシステムが
行なうグラフィック処理には、直線分及び曲線分の描画
やベクトル文字フォントの展開などが含まれる。
装置における高解像度化とともに、それらに表示すべき
図形や文字を発生するための処理量は増大する一方であ
り、高速化が望まれている。これらの処理は汎用マイク
ロコンピュータを用いたグラフィックシステムや図形描
画専用のグラフィックマイクロコンピュータを用いたシ
ステムで行なわれることがあるが、これらのシステムが
行なうグラフィック処理には、直線分及び曲線分の描画
やベクトル文字フォントの展開などが含まれる。
従来、前記のようなグラフィックシステムにおいて直線
分及び曲線分の描画を行なう場合、直前に描画した点に
対する座標の増分を計算するいわゆるインクリ各シタル
な描画アルコリズムが用いられでいる。例えば、直線分
の描画においではＢｒｅＳｅｎｈａｍのＤＤＡ（Ｄｉｇ
ｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚｅ
ｒ）によるアルゴリズム［Ｂｒｅｓｅｎｈａｍ、 Ｊ、
Ｅ、：”Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ｃｏｍｐｕｔ
ｅｒ Ｃｏｎｔｒｏｌ ｏｆ ａ ＤｉｇｉｔａｌＰｌ
ｏｔｔｅｒ”、 ＩＢＭ ５ｙｓｔ、 Ｊ−、４（１）
：ｐｐ、 ２５−３０．１９６５１がしばしば用いられ
る。また、円や円弧の描画においてはＢｒｅｓｅｎｈａ
ｍの円弧のＤＤＡアルゴリズム［Ｂｒｅｓｅｎｈａｍ、
Ｊ、 Ｅ、： ”Ａ Ｌｅｎｅａｒ Ａｌｇｏｒｉｔ
ｈｍ ｆｏｒＩｎｃｒｅｍｅｎｔａｌ Ｄｉｇｉｔａｌ
Ｄｉｓｐｌａｙ ｏｆ Ｃ１ｒｃｕｌａｒ Ａｒｃｓ
”。
分及び曲線分の描画を行なう場合、直前に描画した点に
対する座標の増分を計算するいわゆるインクリ各シタル
な描画アルコリズムが用いられでいる。例えば、直線分
の描画においではＢｒｅＳｅｎｈａｍのＤＤＡ（Ｄｉｇ
ｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｚｅ
ｒ）によるアルゴリズム［Ｂｒｅｓｅｎｈａｍ、 Ｊ、
Ｅ、：”Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ｃｏｍｐｕｔ
ｅｒ Ｃｏｎｔｒｏｌ ｏｆ ａ ＤｉｇｉｔａｌＰｌ
ｏｔｔｅｒ”、 ＩＢＭ ５ｙｓｔ、 Ｊ−、４（１）
：ｐｐ、 ２５−３０．１９６５１がしばしば用いられ
る。また、円や円弧の描画においてはＢｒｅｓｅｎｈａ
ｍの円弧のＤＤＡアルゴリズム［Ｂｒｅｓｅｎｈａｍ、
Ｊ、 Ｅ、： ”Ａ Ｌｅｎｅａｒ Ａｌｇｏｒｉｔ
ｈｍ ｆｏｒＩｎｃｒｅｍｅｎｔａｌ Ｄｉｇｉｔａｌ
Ｄｉｓｐｌａｙ ｏｆ Ｃ１ｒｃｕｌａｒ Ａｒｃｓ
”。
ＣＡＣＭ、 ２０（２）：ρρ、 １００−１０６．１
９７カがしばしば用いられる。Ｂ！ｚｉｅｒ曲線の描画
においては差分法によるアルゴリズム［Ｎｅｗｍａｎ、
Ｗ、 Ｍ、 ａｎｄ ５ｐｒｏｕｌ、 Ｒ。
９７カがしばしば用いられる。Ｂ！ｚｉｅｒ曲線の描画
においては差分法によるアルゴリズム［Ｎｅｗｍａｎ、
Ｗ、 Ｍ、 ａｎｄ ５ｐｒｏｕｌ、 Ｒ。
Ｆ、： ”Ｐｒ１ｎｃｉｐｌｅｓ ｏｆ Ｉｎｔ
ｅｒａｃｔｉｖｅ ＣｏｍｐｕｔｅｒＧｒａｐｈｉｃ
ｓ”、 ２ｎｄ ｅｄ、、 ＭａｃＧｒａｗ−Ｈｉｌｌ
Ｋｏｕｇａｋｕｓｈａ。
ｅｒａｃｔｉｖｅ ＣｏｍｐｕｔｅｒＧｒａｐｈｉｃ
ｓ”、 ２ｎｄ ｅｄ、、 ＭａｃＧｒａｗ−Ｈｉｌｌ
Ｋｏｕｇａｋｕｓｈａ。
ＬＴＤ、、ρρ３０９−３３１．１９７９］が知られて
いる。前記グラフィックシステムにおいては、線分の描
画を中央演算装置（以下ｃｐｕ）がソフトウェア的に行
なっていたのでは時間がかかり過ぎるため、ハードウェ
アで実行されることが多い。この場合、描く線分の種類
ごとに描画アルゴリズムが異なるために、描画アルゴリ
ズムごとにそれぞれハードウェアが必要となり、例えば
第８図に示したようにハードウェアが大型化するという
問題点があった。第８図において、１はＣＰＩＪ、１０
０はＢｒｅｓｅｎｈａｍの直線のＤＤＡ回路、１０１は
ｓｒｅｓｅｎｈａｍの円のＤＤＡ回路、１０２はＢ６ｚ
ｉｅｒ曲線の回路、１０３はマルチプレクサ、１０４は
アドレス生成回路、１３はＣＰＵインターフェイスバス
である。ｃｐｕｉはＢｒｅｓｅｎｈａｍの直線のＤＤＡ
回路１００、Ｂｒｅｓｅｎｈａｍの円のＤＤＡ回路１０
１、及び助ｚｉｅｒ曲線の回路１０２を制御する。直線
のＤＤＡ回路１００、Ｂｒｅｓｅｎｈａｍの円のＤＤＡ
回路１０１、及びＢ！ｚｉｅｒ曲線の回路１０２は直前
に描いたドツトに対する移動方向を出力する。マルチプ
レクサ１０３はＢｒｅｓｅｎｈａｍの直線のＤＤＡ回路
１００、Ｂｒｅｓｅｎｈａｍの円のＤＤＡ回路１０１、
及びＢ！ｚｉｅｒ曲線の回路１０２の出力の内１つを選
択してアドレス生成回路１０４に出力する。アドレス生
成回路１０４は次に描くドツトが含まれるワードのアド
レスを生成し出力する。このように異なる描画アルゴリ
ズムごとに専用の回路を設けたグラフィックシステムの
例は、［Ｋａｉ、 Ｎ、 ｅｔ、 ａｌ、、”Ａ Ｈｉ
ｇｈ−５ｐｅｅｄ ０ｕｔｌｉｎｅＦｏｎｔ Ｒａｓ
ｔｅｒｉｚｉｎｇ ＬＳＩ”、 ＩＥＥＥ １９
８９ ＣＩＣＣＰｒｏｃｅｅｃｆｉｎｇｓ、 ２４．
６．１． Ｍａｙ １９８９］にあげられている。
いる。前記グラフィックシステムにおいては、線分の描
画を中央演算装置（以下ｃｐｕ）がソフトウェア的に行
なっていたのでは時間がかかり過ぎるため、ハードウェ
アで実行されることが多い。この場合、描く線分の種類
ごとに描画アルゴリズムが異なるために、描画アルゴリ
ズムごとにそれぞれハードウェアが必要となり、例えば
第８図に示したようにハードウェアが大型化するという
問題点があった。第８図において、１はＣＰＩＪ、１０
０はＢｒｅｓｅｎｈａｍの直線のＤＤＡ回路、１０１は
ｓｒｅｓｅｎｈａｍの円のＤＤＡ回路、１０２はＢ６ｚ
ｉｅｒ曲線の回路、１０３はマルチプレクサ、１０４は
アドレス生成回路、１３はＣＰＵインターフェイスバス
である。ｃｐｕｉはＢｒｅｓｅｎｈａｍの直線のＤＤＡ
回路１００、Ｂｒｅｓｅｎｈａｍの円のＤＤＡ回路１０
１、及び助ｚｉｅｒ曲線の回路１０２を制御する。直線
のＤＤＡ回路１００、Ｂｒｅｓｅｎｈａｍの円のＤＤＡ
回路１０１、及びＢ！ｚｉｅｒ曲線の回路１０２は直前
に描いたドツトに対する移動方向を出力する。マルチプ
レクサ１０３はＢｒｅｓｅｎｈａｍの直線のＤＤＡ回路
１００、Ｂｒｅｓｅｎｈａｍの円のＤＤＡ回路１０１、
及びＢ！ｚｉｅｒ曲線の回路１０２の出力の内１つを選
択してアドレス生成回路１０４に出力する。アドレス生
成回路１０４は次に描くドツトが含まれるワードのアド
レスを生成し出力する。このように異なる描画アルゴリ
ズムごとに専用の回路を設けたグラフィックシステムの
例は、［Ｋａｉ、 Ｎ、 ｅｔ、 ａｌ、、”Ａ Ｈｉ
ｇｈ−５ｐｅｅｄ ０ｕｔｌｉｎｅＦｏｎｔ Ｒａｓ
ｔｅｒｉｚｉｎｇ ＬＳＩ”、 ＩＥＥＥ １９
８９ ＣＩＣＣＰｒｏｃｅｅｃｆｉｎｇｓ、 ２４．
６．１． Ｍａｙ １９８９］にあげられている。
（発明が解決しようとする課題）
本発明は各種線分の描画をおこなうグラフィックマイク
ロコンピュータの小型化を課題とするものである。
ロコンピュータの小型化を課題とするものである。
（課題を解決するための手段）
そこで、本発明のグラフィックマイクロコンピュータに
おいてはすべての曲線及び直線上の点ＰのＸ座標Ｐｘ、
Ｙ座標Ｐｙを多項式でＰｘ（ｔ）＝ ＡＮ”ｔＮ＋
ＡＮ−１”ｔＮ−’ ＋ −＋ ＡＩ ”ｔ ＋ Ａ□
−・・（１）Ｐｙ（ｔ）＝ＢＮ”ｔＮ＋ＢＮ−１”ｔ
Ｎ−１＋＝−＋８１”ｔ＋８□ −・・（２）ＡＮ、
ＡＮ−１，、ＢＯ；定数 ｔ：０≦ｔ≦１の値をとるパラメータ Ｎ；曲線の次数で正の整数 表し、このＸ座標とＸ座標の値を出力クロック毎に逐次
演算し出力するＮ次多項式計算回路と、このＮ次多項式
計算回路の出力するＸ座標、Ｘ座標の値を出力クロック
の一周期分ラッチして出力するラッチ回路と、前記Ｎ次
多項式計算回路の出力するＸ座標の値及びＸ座標の値と
前記ラッチ回路の出力する出力クロック−周期分だけ遅
れたＸ座標の値及びＸ座標の値とを入力し一定のルール
に基づいてドツト単位の移動方向を決定する方向制御回
路と、この方向制御回路の出力する移動方向を入力し書
き込むべきドツトが含まれるワードのアドレスを出力ク
ロック毎に計算するアドレス生成回路とを備え、描かれ
る直線あるいは曲線の種類に応じてＮ次多項式計算回路
の定数を設定し演算することによりこの問題を解決する
。
おいてはすべての曲線及び直線上の点ＰのＸ座標Ｐｘ、
Ｙ座標Ｐｙを多項式でＰｘ（ｔ）＝ ＡＮ”ｔＮ＋
ＡＮ−１”ｔＮ−’ ＋ −＋ ＡＩ ”ｔ ＋ Ａ□
−・・（１）Ｐｙ（ｔ）＝ＢＮ”ｔＮ＋ＢＮ−１”ｔ
Ｎ−１＋＝−＋８１”ｔ＋８□ −・・（２）ＡＮ、
ＡＮ−１，、ＢＯ；定数 ｔ：０≦ｔ≦１の値をとるパラメータ Ｎ；曲線の次数で正の整数 表し、このＸ座標とＸ座標の値を出力クロック毎に逐次
演算し出力するＮ次多項式計算回路と、このＮ次多項式
計算回路の出力するＸ座標、Ｘ座標の値を出力クロック
の一周期分ラッチして出力するラッチ回路と、前記Ｎ次
多項式計算回路の出力するＸ座標の値及びＸ座標の値と
前記ラッチ回路の出力する出力クロック−周期分だけ遅
れたＸ座標の値及びＸ座標の値とを入力し一定のルール
に基づいてドツト単位の移動方向を決定する方向制御回
路と、この方向制御回路の出力する移動方向を入力し書
き込むべきドツトが含まれるワードのアドレスを出力ク
ロック毎に計算するアドレス生成回路とを備え、描かれ
る直線あるいは曲線の種類に応じてＮ次多項式計算回路
の定数を設定し演算することによりこの問題を解決する
。
（実施例）
本発明の実施例を述べる。
第１図は実施例のブロック図である。１はｃｐｕ（中央
演算処理装置）、２は座標計算回路、３はＸ座標計算回
路、４はＸ座標計算回路、５は第１のラッチ回路、６は
第２のラッチ回路、７は新しいＸ座標ＰＮＸが出力され
る信号線、８は新しいＹ座標ＰＮＹが出力される信号線
、９は古いＸ座標ＰＯＸが出力される信号線、１０は古
いＹ座標Ｐ。Ｙが出力される信号線、１１は方向制御回
路、１２はアドレス生成回路、１３はＣＰＵインターフ
ェイスバスである。
演算処理装置）、２は座標計算回路、３はＸ座標計算回
路、４はＸ座標計算回路、５は第１のラッチ回路、６は
第２のラッチ回路、７は新しいＸ座標ＰＮＸが出力され
る信号線、８は新しいＹ座標ＰＮＹが出力される信号線
、９は古いＸ座標ＰＯＸが出力される信号線、１０は古
いＹ座標Ｐ。Ｙが出力される信号線、１１は方向制御回
路、１２はアドレス生成回路、１３はＣＰＵインターフ
ェイスバスである。
次に第１図のブロック図の動作を説明する。
（ｉ）ＣＰＵＩはｃｐｕインターフェイスバス１３を介
して、Ｘ座標計算回路３、Ｙ座標計算回路４、及びアド
レス生成回路１２内のレジスタの初期値を設定する。初
期値を設定すべきレジスタの種類及び設定すべき値につ
いては後に説明する。
して、Ｘ座標計算回路３、Ｙ座標計算回路４、及びアド
レス生成回路１２内のレジスタの初期値を設定する。初
期値を設定すべきレジスタの種類及び設定すべき値につ
いては後に説明する。
（ｉｉ）ＣＰＵは次に、座標計算回路２に計算の開始を
命令する。Ｘ座標計算回路３及びＹ座標計算回路４は、
出力クロックごとにそれぞれ新しいＸ座標ＰＮＸ及び新
しいＹ座標ＰＮＹを信号線７及び信号線８に出力し、同
時にそれぞれＸ座標及びＹ座標に関して正の方向に動い
ているか、負の方向に動いているかを表す信号Ｘ方向、
Ｙ方向を出力する。第１のラッチ回路５及び第２のラッ
チ回路６は出力クロックごとにそれぞれ信号線７および
信号線８の値を入力し、１出力クロツク分遅れて信号線
９及び信号線１０にそれぞれ古いＸ座標ＰＯＸと古いＹ
座標ＰＯＹとして出力する。
命令する。Ｘ座標計算回路３及びＹ座標計算回路４は、
出力クロックごとにそれぞれ新しいＸ座標ＰＮＸ及び新
しいＹ座標ＰＮＹを信号線７及び信号線８に出力し、同
時にそれぞれＸ座標及びＹ座標に関して正の方向に動い
ているか、負の方向に動いているかを表す信号Ｘ方向、
Ｙ方向を出力する。第１のラッチ回路５及び第２のラッ
チ回路６は出力クロックごとにそれぞれ信号線７および
信号線８の値を入力し、１出力クロツク分遅れて信号線
９及び信号線１０にそれぞれ古いＸ座標ＰＯＸと古いＹ
座標ＰＯＹとして出力する。
（ｉｉｉ）方向制御回路１１は信号線７、信号線８、信
号線９、信号線１０の値、Ｘ座標に関する移動方向、及
びＹ座標に関する移動方向を入力して出力クロックごと
に新しい座標が移動すべき方向を出力する。この出力は
古い座標のドツトに隣接する周囲８ドツトのいずれか一
つの方向又は移動しない場合のいづれかである。ここで
描かれる曲線あるいは直線は１ドツトごとにつながって
いなければならないから ｌ ＰＮＸ−ＰＯＸ Ｉ≦１ −−−−−（３）Ｉ Ｐ
ＮＹ−ＰＯＹ Ｉ≦１ ・−・−・（４）が成り立たな
ければならない。
号線９、信号線１０の値、Ｘ座標に関する移動方向、及
びＹ座標に関する移動方向を入力して出力クロックごと
に新しい座標が移動すべき方向を出力する。この出力は
古い座標のドツトに隣接する周囲８ドツトのいずれか一
つの方向又は移動しない場合のいづれかである。ここで
描かれる曲線あるいは直線は１ドツトごとにつながって
いなければならないから ｌ ＰＮＸ−ＰＯＸ Ｉ≦１ −−−−−（３）Ｉ Ｐ
ＮＹ−ＰＯＹ Ｉ≦１ ・−・−・（４）が成り立たな
ければならない。
（ｉｖ）アドレス生成回路は方向制御回路の出力を入力
して新しい座標のドツトが含まれる描画メモリのワード
のアドレスを比カフロックごとに計算して出力する。
して新しい座標のドツトが含まれる描画メモリのワード
のアドレスを比カフロックごとに計算して出力する。
（Ｖ）処理が終わると、座標計算回路２はＣＰＵに処理
の終わりを知らせる。
の終わりを知らせる。
以上が第１図のブロック図の動作である。
次ぎに、座標計算回路２、方向制御回路１１、及びアド
レス生成回路１２について内部構成とその動作についで
詳しく説明する。
レス生成回路１２について内部構成とその動作についで
詳しく説明する。
座標計算回路
第２図は座標計算回路２の内部構成を示すブロック図で
ある。座標計算回路２はＸ座標計算回路３とＹ座標計算
回路４を含むが、これらは同一の構成・動作をとるので
、以下Ｘ座標計算回路について説明する。第２図の座標
計算回路は前記式（１）及び（２）において、Ｎ−３の
場合についての構成であり、これを書き直せば次式のよ
うになる。
ある。座標計算回路２はＸ座標計算回路３とＹ座標計算
回路４を含むが、これらは同一の構成・動作をとるので
、以下Ｘ座標計算回路について説明する。第２図の座標
計算回路は前記式（１）及び（２）において、Ｎ−３の
場合についての構成であり、これを書き直せば次式のよ
うになる。
Ｐｘ（ｔ） ＝ Ａ３”ｔ３＋Ａ２″’ｔ２＋ＡＩ”ｔ
＋Ａ□−・−（ｓ）Ｐｙ（ｔ）＝８３”ｔ３＋８２”ｔ
２４８１”ｔ＋Ｂ□ −・・（６）上記の２式により３
次以下の線分、すなわち、３次曲線分、２次曲線分、直
線分を表すことができる。
＋Ａ□−・−（ｓ）Ｐｙ（ｔ）＝８３”ｔ３＋８２”ｔ
２４８１”ｔ＋Ｂ□ −・・（６）上記の２式により３
次以下の線分、すなわち、３次曲線分、２次曲線分、直
線分を表すことができる。
第２図において、３はＸ座標計算回路、４はＹ座標計算
回路、７は新しいＸ座標ＰＮＸが圧力される信号線、１
４は定数レジスタ、１５は２次差分レジスタ、１６は１
次差分レジスタ、１７はＸ座標レジスタ、１８は第１の
加算器、１９は第２の加算器、２０は第３の加算器、２
１はラッチ回路、２２はカウンタ、２３は座標計算回路
の制御回路である。カウンタ２２及び座標計算回路の制
御回路２３はＸ座標計算回路３とＹ座標計算回路４に共
通する。第１の加算器１８は、定数レジスタ１４と２次
差分レジスタ１５から値を入力し２次差分レジスタ１５
に結果を出力する。第２の加算器１９は、２次差分レジ
スタ１５と１次差分レジスタ１６が−ら値を入力し１次
差分レジスタ１６に結果を出力する。第３の加算器２０
は、１次差分レジスタ１６とＸ座標レジスタ１７がら値
を入力しＸ座標レジスタ１７に結果を出力する。ラッチ
回路２１は１次差分レジスタのＭＳＢ（Ｍｏｓｔ ５１
ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）である符号ビットを入力
し１出力クロツクサイクル値を保持し、新しいＸ座標の
進行方向を示すＸ方向信号を出力する。Ｘ座標レジスタ
２２は保持する値を信号線７に出力する。
回路、７は新しいＸ座標ＰＮＸが圧力される信号線、１
４は定数レジスタ、１５は２次差分レジスタ、１６は１
次差分レジスタ、１７はＸ座標レジスタ、１８は第１の
加算器、１９は第２の加算器、２０は第３の加算器、２
１はラッチ回路、２２はカウンタ、２３は座標計算回路
の制御回路である。カウンタ２２及び座標計算回路の制
御回路２３はＸ座標計算回路３とＹ座標計算回路４に共
通する。第１の加算器１８は、定数レジスタ１４と２次
差分レジスタ１５から値を入力し２次差分レジスタ１５
に結果を出力する。第２の加算器１９は、２次差分レジ
スタ１５と１次差分レジスタ１６が−ら値を入力し１次
差分レジスタ１６に結果を出力する。第３の加算器２０
は、１次差分レジスタ１６とＸ座標レジスタ１７がら値
を入力しＸ座標レジスタ１７に結果を出力する。ラッチ
回路２１は１次差分レジスタのＭＳＢ（Ｍｏｓｔ ５１
ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）である符号ビットを入力
し１出力クロツクサイクル値を保持し、新しいＸ座標の
進行方向を示すＸ方向信号を出力する。Ｘ座標レジスタ
２２は保持する値を信号線７に出力する。
第２図に示した回路の動作を説明する。座標計算の開始
に先立って、ＣＰＵはＣＰＵインターフェイスバスによ
り、定数レジスタ１４．２次差分レジスタ１５．１次差
分レジスタ１６、Ｘ座標レジスタ１７、カウンタ２２を
初期化する。初期化する値はそれぞれ以下に示すとおり
である。
に先立って、ＣＰＵはＣＰＵインターフェイスバスによ
り、定数レジスタ１４．２次差分レジスタ１５．１次差
分レジスタ１６、Ｘ座標レジスタ１７、カウンタ２２を
初期化する。初期化する値はそれぞれ以下に示すとおり
である。
定数レジスタ１４： ６Ａ３／ｎ３
２次差分レジスタ１５ ： ２Ａ２／ｎ２１次差分レジ
スタ１６ ： Ａ１／ｎ Ｘ座標レジスタ１７：Ａ□ カウンタ２２：ｎ ここで、カウンタ２２に設定すべき初期値ｎは式（３）
及び式（４）を満たすためには、描くべきドツト数以上
の数でなければならない。しかし一方で、描画時間はｎ
に比例する。つまりｎが大き過ぎると１サイクルの計算
で移動する座標の変移が１ドツトよりもかなり小さい値
になってしまうので、ドツトの移動が起こらないむだな
計算サイクルを多く要することになる。従って、ｎの適
切な値は描くべきドツト数以上の数で出来るだけ小さな
数が良い。同様にして、Ｙ座標計算回路のレジスタも初
期化する。
スタ１６ ： Ａ１／ｎ Ｘ座標レジスタ１７：Ａ□ カウンタ２２：ｎ ここで、カウンタ２２に設定すべき初期値ｎは式（３）
及び式（４）を満たすためには、描くべきドツト数以上
の数でなければならない。しかし一方で、描画時間はｎ
に比例する。つまりｎが大き過ぎると１サイクルの計算
で移動する座標の変移が１ドツトよりもかなり小さい値
になってしまうので、ドツトの移動が起こらないむだな
計算サイクルを多く要することになる。従って、ｎの適
切な値は描くべきドツト数以上の数で出来るだけ小さな
数が良い。同様にして、Ｙ座標計算回路のレジスタも初
期化する。
次に、ｃｐｕはＸ座標計算回路に開始命令信号を出力す
る。開始命令信号は制御回路２３に入力され、以後制御
回路２３は座標計算回路の演算制御を行なう。第５図に
Ｘ座標計算回路３の動作タイミングを示す。開始命令信
号が出力された次の出力クロックサイクルである演算サ
イクル１においで２次差分レジスタ１５は第１の加算器
１８の出力をラッチする。演算サイクル２においては、
２次差分レジスタ１５と１次差分レジスタ１６はそれぞ
れ第１の加算器１８の出力と第２の加算器１９の出力を
ラッチする。
る。開始命令信号は制御回路２３に入力され、以後制御
回路２３は座標計算回路の演算制御を行なう。第５図に
Ｘ座標計算回路３の動作タイミングを示す。開始命令信
号が出力された次の出力クロックサイクルである演算サ
イクル１においで２次差分レジスタ１５は第１の加算器
１８の出力をラッチする。演算サイクル２においては、
２次差分レジスタ１５と１次差分レジスタ１６はそれぞ
れ第１の加算器１８の出力と第２の加算器１９の出力を
ラッチする。
演算サイクル３以降においでは、２次差分レジスタ１５
．１次差分レジスタ１６、及びＸ座標レジスタ１７はそ
れぞれ第１の加算器１８の出力、第２の加算器１９、及
び第３の加算器２０の出力をラッチする。この間、カウ
ンタ２２は出力クロックサイクルごとに値を１づつ減ら
してゆく。演算サイクルｎにおいてカウンタ２２の値は
０になる。制御回路２３はカウンタ２２の値がＯである
ことを知らせる信号ＺＥＲＯを入力して、さらに演算サ
イクル（ｎ＋２）まで２次差分レジスタ１５．１次差分
レジスタ１６、汲びＸ座標レジスタ１７にそれぞれ第１
の加算器１８の出力、第２の加算器１９、及び第３の加
算器２０の出力をラッチするよう動作を継続させ、演算
サイクル（ｎ ＋ ２）でＸ座標計算回路３における計
算は終了する。従って、Ｘ座標計算回路３は演算サイク
ル３から演算サイクル（ｎ ＋ ２）の間にｎ個のＸ座
標と、Ｘ座標の進行方向を表すＸ方向信号とを出力する
。制御回路２３は座標計算処理の終了を知らせる信号を
出力する。
．１次差分レジスタ１６、及びＸ座標レジスタ１７はそ
れぞれ第１の加算器１８の出力、第２の加算器１９、及
び第３の加算器２０の出力をラッチする。この間、カウ
ンタ２２は出力クロックサイクルごとに値を１づつ減ら
してゆく。演算サイクルｎにおいてカウンタ２２の値は
０になる。制御回路２３はカウンタ２２の値がＯである
ことを知らせる信号ＺＥＲＯを入力して、さらに演算サ
イクル（ｎ＋２）まで２次差分レジスタ１５．１次差分
レジスタ１６、汲びＸ座標レジスタ１７にそれぞれ第１
の加算器１８の出力、第２の加算器１９、及び第３の加
算器２０の出力をラッチするよう動作を継続させ、演算
サイクル（ｎ ＋ ２）でＸ座標計算回路３における計
算は終了する。従って、Ｘ座標計算回路３は演算サイク
ル３から演算サイクル（ｎ ＋ ２）の間にｎ個のＸ座
標と、Ｘ座標の進行方向を表すＸ方向信号とを出力する
。制御回路２３は座標計算処理の終了を知らせる信号を
出力する。
友良凱！厘踵
方向制御回路は新たに計算された座標
ＰＮＥＷ（ＰＮＸ、 ＰＮＹ）、１サイクル前に計算さ
れた座標ＰＯＬＤ（ＰＯＸ、 ＰＯＹ）、Ｘ方向信号、
及びＹ方向信号を入力して、ドツトの進むべき方向を出
力する回路である。
れた座標ＰＯＬＤ（ＰＯＸ、 ＰＯＹ）、Ｘ方向信号、
及びＹ方向信号を入力して、ドツトの進むべき方向を出
力する回路である。
（ｉ）変換の手順
入力ＰＮＸ、 ＰＮＹ、 ｐｏｘ、 ｐｏｙから出力を
得るための変換のルールはいろいろなものが考えられる
が、ここでは第６図と表１に示す１つの代表例を説明す
る。先ず、入力信号と出力信号を表す記号の説明をする
。このルールでは入力ＰＮＸ、 ＰＮＹ、ｐｏｘ、 ｐ
ｏｙの値のうちそれぞれ小数点の上１ビットの値と小数
点の下１ビットの値しか必要としない。小数点２ビツト
以下の値は切り捨てる。そこで、それぞれの入力の値は
、 ＰＮＥｗ（ＰＮＸ、 ＰＮＹ） ＝ （ｎｘＯ，ｎｘｌ
、 ｎｙｏ、ｎｙｌ）ＰＯＬＤ（ＰＯＸ、 Ｐ□ｙ）＝
＝（ｏｘｏ、ｏｘｌ、 ｏｙｏ、ｏｙｌ）と表せる。こ
こで、ＰＮＸ、 ＰＮＹ、 ｐｏｘ、 ｐｏｙはすべて
２進数表示である。ｎｘｏ、ｎｙｏ、 ｏｘＯｌｏｙｏ
は小数−点の上１ビット目の値、ｎｘｌ、ｎｙｌ、ｏｘ
ｌ、ｏｙｌは小数点の下１ビット目の値を表すぐ、′は
小数点）。Ｘ方向信号、Ｙ方向信号はそれぞれＸ Ｄ
ｉｒ及びＹ Ｄｉｒとし、′１′のとき正、′０′のと
き負を表す。方向制御回路の出力信号の記号と意味は以
下のとおりである。
得るための変換のルールはいろいろなものが考えられる
が、ここでは第６図と表１に示す１つの代表例を説明す
る。先ず、入力信号と出力信号を表す記号の説明をする
。このルールでは入力ＰＮＸ、 ＰＮＹ、ｐｏｘ、 ｐ
ｏｙの値のうちそれぞれ小数点の上１ビットの値と小数
点の下１ビットの値しか必要としない。小数点２ビツト
以下の値は切り捨てる。そこで、それぞれの入力の値は
、 ＰＮＥｗ（ＰＮＸ、 ＰＮＹ） ＝ （ｎｘＯ，ｎｘｌ
、 ｎｙｏ、ｎｙｌ）ＰＯＬＤ（ＰＯＸ、 Ｐ□ｙ）＝
＝（ｏｘｏ、ｏｘｌ、 ｏｙｏ、ｏｙｌ）と表せる。こ
こで、ＰＮＸ、 ＰＮＹ、 ｐｏｘ、 ｐｏｙはすべて
２進数表示である。ｎｘｏ、ｎｙｏ、 ｏｘＯｌｏｙｏ
は小数−点の上１ビット目の値、ｎｘｌ、ｎｙｌ、ｏｘ
ｌ、ｏｙｌは小数点の下１ビット目の値を表すぐ、′は
小数点）。Ｘ方向信号、Ｙ方向信号はそれぞれＸ Ｄ
ｉｒ及びＹ Ｄｉｒとし、′１′のとき正、′０′のと
き負を表す。方向制御回路の出力信号の記号と意味は以
下のとおりである。
Ｘ Ｐｌｕｓ：ドツトをＸ軸の方向に１進めるＸ
Ｍｉｎｕｓ：ドツトをＸ軸の方向に一１進めるＹ Ｐ
ｌｕｓ：ドツトをＹ軸の方向に１進めるｙ Ｍｉｎｕ
ｓ：ドツトをＹ軸の方向に一１進めるここで、Ｘ Ｐｌ
ｕｓ信号とＸ Ｍｉｎｕｓ信号は同時にものが表１で
ある。
Ｍｉｎｕｓ：ドツトをＸ軸の方向に一１進めるＹ Ｐ
ｌｕｓ：ドツトをＹ軸の方向に１進めるｙ Ｍｉｎｕ
ｓ：ドツトをＹ軸の方向に一１進めるここで、Ｘ Ｐｌ
ｕｓ信号とＸ Ｍｉｎｕｓ信号は同時にものが表１で
ある。
信号とＹ Ｍｉｎｕｓ信号も同時にアクティブになる
ことはない。
ことはない。
第６図に入力される座標の区分けを示す。３４は４ドツ
トの格子で、実線は１ドツト単位の境界線を示す。４ド
ツトの格子は０．５ドツト単位の破線の境界線で１６個
の領域に分けられＡからＤの記号がつけられている。式
（３）及び式（４）が成り立つと仮定しているから、Ｘ
座標及びＹ座標における移動距離は最大１ドツトである
。従って、座標ＰＮＥＷ（ＰＮＸ。
トの格子で、実線は１ドツト単位の境界線を示す。４ド
ツトの格子は０．５ドツト単位の破線の境界線で１６個
の領域に分けられＡからＤの記号がつけられている。式
（３）及び式（４）が成り立つと仮定しているから、Ｘ
座標及びＹ座標における移動距離は最大１ドツトである
。従って、座標ＰＮＥＷ（ＰＮＸ。
ＰＮＹ）と座標ＰＯＬＤ（ＰＯＸ、 Ｐｏｙ）は第６図
に示した４ドツト内の領域における移動で関係づけられ
る。例えば、あるサイクルにおける入力が、 ＰＮＥＷ（ＰＮＸ、 ＰＮＹ） ＝ （０，０，０，０
）ＰＯＬＤ（ＰＯＸ、 ＰＯＹ）＝（１，１，１，０）
であるとすれば、座標が図左下ドツトのＢの領域から図
右上のドツトのＤの領域に移動したことを表す。この領
域間の移動の全ての組み合せと方向信号Ｘ及び方向信号
Ｙの値に対する出力を示した表１ 表１から、各出力信号は以下のように表すことができる
。
に示した４ドツト内の領域における移動で関係づけられ
る。例えば、あるサイクルにおける入力が、 ＰＮＥＷ（ＰＮＸ、 ＰＮＹ） ＝ （０，０，０，０
）ＰＯＬＤ（ＰＯＸ、 ＰＯＹ）＝（１，１，１，０）
であるとすれば、座標が図左下ドツトのＢの領域から図
右上のドツトのＤの領域に移動したことを表す。この領
域間の移動の全ての組み合せと方向信号Ｘ及び方向信号
Ｙの値に対する出力を示した表１ 表１から、各出力信号は以下のように表すことができる
。
Ｘ Ｐｌｕｓ ＝ −Ｘ Ｄｉｒ”（（ｎｘｏ△ｎ
ｘ１）△（ＯＸＯΔｏｘｌ））Ｘ Ｍｉｎｕｓ ＝
Ｘ Ｄｉｒ”（（ｎｘｏ△ｎｘ１）Δ（ＯＸＯ△ｏｘ
１ ））Ｙ Ｐｌｕｓ ＝ −Ｙ Ｄｉｒ”（（
ｎｙＯ△ｎｙｌ）△（ｏｙＯΔｏｙ １ ））Ｙ Ｍ
ｉｎｕｓ ＝ Ｙ Ｄｉｒ”（（ｎｙＯ△ｎｙｌ）へ
（ＯｙＯ△ｏｙｌ））ここで、〜は否定、′は論理積、
△は排他的論理和をそれぞれ表す。
ｘ１）△（ＯＸＯΔｏｘｌ））Ｘ Ｍｉｎｕｓ ＝
Ｘ Ｄｉｒ”（（ｎｘｏ△ｎｘ１）Δ（ＯＸＯ△ｏｘ
１ ））Ｙ Ｐｌｕｓ ＝ −Ｙ Ｄｉｒ”（（
ｎｙＯ△ｎｙｌ）△（ｏｙＯΔｏｙ １ ））Ｙ Ｍ
ｉｎｕｓ ＝ Ｙ Ｄｉｒ”（（ｎｙＯ△ｎｙｌ）へ
（ＯｙＯ△ｏｙｌ））ここで、〜は否定、′は論理積、
△は排他的論理和をそれぞれ表す。
（ｉｉ）方向制御回路
方向制御回路は第３図に示すような回路構成になる。第
３図において、２４はＥｘｃｌｕｓｉｖｅ−ＯＲゲート
、２５はインバータ、２６はＡＮＤゲートである。
３図において、２４はＥｘｃｌｕｓｉｖｅ−ＯＲゲート
、２５はインバータ、２６はＡＮＤゲートである。
Ｅｘｃｌｕｓｉｖｅ−ＯＲゲート２４は２つの信号を入
力し、それらの排他的論理和を出力する。インバータ２
５は１つの信号を入力し、その否定を出力する。ＡＮＤ
ゲート２６は２つの信号を入力し、それらの論理積を出
力する。
力し、それらの排他的論理和を出力する。インバータ２
５は１つの信号を入力し、その否定を出力する。ＡＮＤ
ゲート２６は２つの信号を入力し、それらの論理積を出
力する。
アドレス生成回路
第４図に、アドレス生成回路の内部構成を示す。２７は
定数レジスタ、２８は第１のラインレジスタ、２９は第
２のラインレジスタ、３０は加減算器、３１はアドレス
レジスタ、３２はインクリメンタｌデクリメンタ、３３
は制御回路である。定数レジスタ２７は値０に固定され
ている。第１のラインレジスタ２８、第２のラインレジ
スタ２９、アドレスレジスタ３１、及びインクリメンタ
ｌデクリメンタ３２はＣＰＵインターフェイスバス１３
を介して書き込み及び読み出しができる。アドレスレジ
スタ３０の出力は外部に出力される外、加減算器３０の
第１人力に接続されている。また、定数レジスタ２７、
第１のラインレジスタ２８、及び第２のラインレジスタ
２９の内１つが選択的に加減算器３０の第２人力に接続
されでいる。加減算器３０は制御回路３３から入力され
る２つの制御信号に基ずいて演算を行ない、アドレスレ
ジスタ３１に演算結果を出力する。２つの制御信号とは
キャリー信号Ｃｉｎとａｄｄ／ｓｕｂ信号である。
定数レジスタ、２８は第１のラインレジスタ、２９は第
２のラインレジスタ、３０は加減算器、３１はアドレス
レジスタ、３２はインクリメンタｌデクリメンタ、３３
は制御回路である。定数レジスタ２７は値０に固定され
ている。第１のラインレジスタ２８、第２のラインレジ
スタ２９、アドレスレジスタ３１、及びインクリメンタ
ｌデクリメンタ３２はＣＰＵインターフェイスバス１３
を介して書き込み及び読み出しができる。アドレスレジ
スタ３０の出力は外部に出力される外、加減算器３０の
第１人力に接続されている。また、定数レジスタ２７、
第１のラインレジスタ２８、及び第２のラインレジスタ
２９の内１つが選択的に加減算器３０の第２人力に接続
されでいる。加減算器３０は制御回路３３から入力され
る２つの制御信号に基ずいて演算を行ない、アドレスレ
ジスタ３１に演算結果を出力する。２つの制御信号とは
キャリー信号Ｃｉｎとａｄｄ／ｓｕｂ信号である。
ａｄｄ／ｓｕｂ信号がアクティブであれば加減算器３０
は第１人力と第２人力を加算し、ａｄｄ／ｓｕｂ信号が
インアクティブであれば加減算器３０は第１人力から第
２人力を減算する。インクリメンタｌデクリメンタ３２
は制御回路３３からｉｎｃ信号及びｄｅｃ信号を入力し
、ｉｎｃ信号がアクティブのとき保持する値を１インク
リメント（増やす）して値を保持し、ｄｅｃ信号がアク
ティブのとき保持する値を１デクリメント（減らす）し
て値を保持する。そのほかのときは、なにもしない。ま
た、インクリメンタｌデクリメンタ３２は保持する値の
全てのビットが１のときａｌｌｌｆｉ号をアクティブに
し、保持する値の全てのビットが０のときａ１１０信号
をアクティブにする。制御回路３３は方向制御回路の出
力及びインクリメンタｌデクリメンタ３２の出力するａ
１１０信号とａｌｌ １信号を入力し加減算器３０にキ
ャリー人力とａｄｄ／ｓｕｂ信号を出力する。また、制
御回路３３はインクリメ〉りｌデクリメンタ３２にｉｎ
ｃ信号及びｄｅｃ信号を出力する外、各種の制御信号を
生成する。
は第１人力と第２人力を加算し、ａｄｄ／ｓｕｂ信号が
インアクティブであれば加減算器３０は第１人力から第
２人力を減算する。インクリメンタｌデクリメンタ３２
は制御回路３３からｉｎｃ信号及びｄｅｃ信号を入力し
、ｉｎｃ信号がアクティブのとき保持する値を１インク
リメント（増やす）して値を保持し、ｄｅｃ信号がアク
ティブのとき保持する値を１デクリメント（減らす）し
て値を保持する。そのほかのときは、なにもしない。ま
た、インクリメンタｌデクリメンタ３２は保持する値の
全てのビットが１のときａｌｌｌｆｉ号をアクティブに
し、保持する値の全てのビットが０のときａ１１０信号
をアクティブにする。制御回路３３は方向制御回路の出
力及びインクリメンタｌデクリメンタ３２の出力するａ
１１０信号とａｌｌ １信号を入力し加減算器３０にキ
ャリー人力とａｄｄ／ｓｕｂ信号を出力する。また、制
御回路３３はインクリメ〉りｌデクリメンタ３２にｉｎ
ｃ信号及びｄｅｃ信号を出力する外、各種の制御信号を
生成する。
アドレス生成回路が方向制御回路の出力からどのように
してアドレスを生成するのかについで説明するにあたり
、Ｘ−Ｙ座標と描画メモリの対応について説明しておく
。描画メモリの構成を第７図に示す。ここで座標（ｘ、
ｙ）についてＸ≧０、Ｙ≧０という制限があるとしでい
る。第７図において、３５は描画メモリ、３６は１６ビ
ツトからなる１ワードである。描画メモリ３５には文字
′Ａ′が描かれている。
してアドレスを生成するのかについで説明するにあたり
、Ｘ−Ｙ座標と描画メモリの対応について説明しておく
。描画メモリの構成を第７図に示す。ここで座標（ｘ、
ｙ）についてＸ≧０、Ｙ≧０という制限があるとしでい
る。第７図において、３５は描画メモリ、３６は１６ビ
ツトからなる１ワードである。描画メモリ３５には文字
′Ａ′が描かれている。
第７図においで、描画メモリはリニア（線形＝１次元に
つながっている）であり、座標（０，０）は描画メモリ
の開始アドレスＡのビット１５に対応している。さらに
、座標（ｉ、ｏ）ズ２，０）、・・・−、（１５，０）
はアドレスＡのビット１４，１３．・・・−・、０に対
応している。また、座標（１６，０）はアドレス（Ａ＋
１）のビット１５に対応している。さらに、座標（１７
，０）、（１８，Ｏ）、・・・−・、（３１、Ｏ）はア
ドレス（Ａ＋１）のビット１４．１３．・・・・・、０
に対応している。Ｘ座標の最大値をＸｍａｘとすると、
座標（Ｘｍａｘ、Ｏ）はアドレス（Ａ＋Ｎ−１）のビッ
ト０に対応している。従って、１ラインはＮワードから
なる。また、２ライン目の最初と最後の座標（０，１）
及び（Ｘｍａｘ、１）はそれぞれアドレス（Ａ＋Ｎ）の
ビット１５とアドレス（Ａ＋２１Ｎ−１）のビット０に
対応している。以下同様であり、Ｙ座標の最大値をＹｍ
ａｘとすると、（Ｙｍａｘ−１）ライン目の最初と最後
の座標（０，Ｙｍａｘ）及び（Ｘｍａｘ、Ｙｍａｘ）は
それぞれアドレス（Ａ 十Ｙｍａｘ”Ｎ）のビ・ント１
５とアドレス（Ａ十（Ｙｍａｘ＋ １）”Ｎ−１）のビ
ットＯである。従って、座標（Ｘ、Ｙ）からアドレスＭ
ｅｍ ａｄｄｒへの変換は次式により行なわれる。
つながっている）であり、座標（０，０）は描画メモリ
の開始アドレスＡのビット１５に対応している。さらに
、座標（ｉ、ｏ）ズ２，０）、・・・−、（１５，０）
はアドレスＡのビット１４，１３．・・・−・、０に対
応している。また、座標（１６，０）はアドレス（Ａ＋
１）のビット１５に対応している。さらに、座標（１７
，０）、（１８，Ｏ）、・・・−・、（３１、Ｏ）はア
ドレス（Ａ＋１）のビット１４．１３．・・・・・、０
に対応している。Ｘ座標の最大値をＸｍａｘとすると、
座標（Ｘｍａｘ、Ｏ）はアドレス（Ａ＋Ｎ−１）のビッ
ト０に対応している。従って、１ラインはＮワードから
なる。また、２ライン目の最初と最後の座標（０，１）
及び（Ｘｍａｘ、１）はそれぞれアドレス（Ａ＋Ｎ）の
ビット１５とアドレス（Ａ＋２１Ｎ−１）のビット０に
対応している。以下同様であり、Ｙ座標の最大値をＹｍ
ａｘとすると、（Ｙｍａｘ−１）ライン目の最初と最後
の座標（０，Ｙｍａｘ）及び（Ｘｍａｘ、Ｙｍａｘ）は
それぞれアドレス（Ａ 十Ｙｍａｘ”Ｎ）のビ・ント１
５とアドレス（Ａ十（Ｙｍａｘ＋ １）”Ｎ−１）のビ
ットＯである。従って、座標（Ｘ、Ｙ）からアドレスＭ
ｅｍ ａｄｄｒへの変換は次式により行なわれる。
Ｍｅｎ ａｄｄｒ’＝Ａ＋Ｙ”Ｎ＋ＦＬ（Ｘ／１６）
・−−−−（力ただし、ＦＬ（ｒ）はｒ（）を越
えない最大の整数である。また、座標（ｘ、ｙ）からワ
ード内でのビットポジションｓｉｔ ｐｏｓへの変換
式は、Ｂｉｔ ρｏｓ＝Ｍｏｄ１６（Ｘ）
・・・・・（８）である。ただし、Ｍｏｄ１６は１６
の剰余系である。
・−−−−（力ただし、ＦＬ（ｒ）はｒ（）を越
えない最大の整数である。また、座標（ｘ、ｙ）からワ
ード内でのビットポジションｓｉｔ ｐｏｓへの変換
式は、Ｂｉｔ ρｏｓ＝Ｍｏｄ１６（Ｘ）
・・・・・（８）である。ただし、Ｍｏｄ１６は１６
の剰余系である。
以上で説明した描画メモリを用いる時、第４図において
各レジスタ及びインクリメンタｌデクリメンタ３２の初
期値を以下のように設定する。ただし、始点の座標をＰ
ｏ（Ｘｏ、 Ｙｏ）とする。
各レジスタ及びインクリメンタｌデクリメンタ３２の初
期値を以下のように設定する。ただし、始点の座標をＰ
ｏ（Ｘｏ、 Ｙｏ）とする。
第１のラインレジスタ２７：Ｎ
第２のラインレジスタ２８ ： Ｎ−１アドレスレジス
タ３１ ：Ａ＋Ｙ□”Ｎ＋ＦＬ（Ｘ□／１６）インクリ
メンタｌデクリメンタ３２ ： Ｍｏｄ １６（Ｘ□）
ここで、Ｎは１ライシのワード数である。描画メモリに
おける１ワードが１６ビツトからなるとしているので、
インクリメンタｌデクリメンタ３２はＭｏｄ１６の値を
格納するため４ビツトしか必要としない。次に、方向制
御回路の出力及びインクリメンタｌデクリメンタ３２の
出力するａｌｌｏｌｌ上ａｌｌ １信号に基づいて制御
回路３３が生成する制御信号を表２に示す。
タ３１ ：Ａ＋Ｙ□”Ｎ＋ＦＬ（Ｘ□／１６）インクリ
メンタｌデクリメンタ３２ ： Ｍｏｄ １６（Ｘ□）
ここで、Ｎは１ライシのワード数である。描画メモリに
おける１ワードが１６ビツトからなるとしているので、
インクリメンタｌデクリメンタ３２はＭｏｄ１６の値を
格納するため４ビツトしか必要としない。次に、方向制
御回路の出力及びインクリメンタｌデクリメンタ３２の
出力するａｌｌｏｌｌ上ａｌｌ １信号に基づいて制御
回路３３が生成する制御信号を表２に示す。
制御回路３３は、上の表に基づいて制御信号ｃｉｎ。
ａｄｄ／ｓｕｂ、 ｉｎｃ、 ｄｅｃ信号等を生成する
。また、制御回路３３は、上の表に基づいて加減算器の
第２人力表２ （１／２） （’ｌ／２） として３つのレジスタのうち１つを選択する。
。また、制御回路３３は、上の表に基づいて加減算器の
第２人力表２ （１／２） （’ｌ／２） として３つのレジスタのうち１つを選択する。
（発明の効果）
本発明によれば、各種線分の描画をするときに、ＣＰＵ
からその線分に応じた定数を座標計算回路に設定するだ
けでよいので、描画できる曲線や直線の種類に応じてそ
れぞれ回路を設ける必要がなくハードウェアが小型化で
きる。
からその線分に応じた定数を座標計算回路に設定するだ
けでよいので、描画できる曲線や直線の種類に応じてそ
れぞれ回路を設ける必要がなくハードウェアが小型化で
きる。
また、座標計算回路と別に方向制御回路を設けたためド
ツトの進む方向をきめ細かに制御をすることができる。
ツトの進む方向をきめ細かに制御をすることができる。
さらに、本発明によれば、座標計算からアドレス生成ま
でをパイプライン的に行なっているので、出力クロック
毎に描画メモリのアドレスが高速に得られる。
でをパイプライン的に行なっているので、出力クロック
毎に描画メモリのアドレスが高速に得られる。
第１図は本発明のグラフィックマイクロコンピュータの
実施例のブロック図、第２図は本発明のグラフィックマ
イクロコンピュータの座標計算回路のブロック図、第３
図は本発明のグラフィックマイクロコンピュータの方向
制御回路の回路図、第４図は本発明のグラフィックマイ
クロコンピュータのアドレス生成回路のブロック図第５
図はＸ座標計算回路の動作タイミングを示す図、第６図
は入力される座標の区分けを表す図、第７図は描画メモ
リの構成を表す図、第８図は従来のグラフィックマイク
ロコンピュータのブロック図である。
実施例のブロック図、第２図は本発明のグラフィックマ
イクロコンピュータの座標計算回路のブロック図、第３
図は本発明のグラフィックマイクロコンピュータの方向
制御回路の回路図、第４図は本発明のグラフィックマイ
クロコンピュータのアドレス生成回路のブロック図第５
図はＸ座標計算回路の動作タイミングを示す図、第６図
は入力される座標の区分けを表す図、第７図は描画メモ
リの構成を表す図、第８図は従来のグラフィックマイク
ロコンピュータのブロック図である。
Claims (1)
- ＣＰＵを有するグラフィックマイクロコンピュータにお
いて、前記ＣＰＵから定数を入力し描くべき線分を構成
する点のＸ座標とＹ座標をＮ次多項式の値として出力ク
ロック毎に逐次演算し出力するＮ次多項式計算回路と、
このＮ次多項式計算回路の出力するＸ座標の値を出力ク
ロックの１周期分ラッチして出力する第１のラッチ回路
と、前記Ｎ次多項式計算回路の出力するＹ座標の値を出
力クロックの１周期分ラッチして出力する第２のラッチ
回路と、前記Ｎ次多項式計算回路の出力するＸ座標の値
及びＹ座標の値と前記第１のラッチ回路の出力と前記第
２のラッチ回路の出力とを入力し一定のルールに基づい
てドット単位の移動方向を出力する方向制御回路と、こ
の方向制御回路の出力する移動方向を入力し書き込むべ
きドットが含まれるワードのアドレスを出力クロック毎
に計算するアドレス生成回路とを備えることを特徴とす
るグラフィックマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220920A JP2674287B2 (ja) | 1990-08-21 | 1990-08-21 | グラフィックマイクロコンピュータ |
| US07/747,709 US5261034A (en) | 1990-08-21 | 1991-08-20 | Graphics microcomputer for generating geometric figures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220920A JP2674287B2 (ja) | 1990-08-21 | 1990-08-21 | グラフィックマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102182A true JPH04102182A (ja) | 1992-04-03 |
| JP2674287B2 JP2674287B2 (ja) | 1997-11-12 |
Family
ID=16758618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2220920A Expired - Fee Related JP2674287B2 (ja) | 1990-08-21 | 1990-08-21 | グラフィックマイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5261034A (ja) |
| JP (1) | JP2674287B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659663A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | ベクトルフォント描画方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315696A (en) * | 1991-08-21 | 1994-05-24 | Digital Equipment Corporation | Graphics command processing method in a computer graphics system |
| JPH06110992A (ja) * | 1992-09-25 | 1994-04-22 | Agency Of Ind Science & Technol | Ｃａｄシステムにおける形状変形入力操作方法 |
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