JP2611098B2

JP2611098B2 - ベクタ・ラスタ変換方式

Info

Publication number: JP2611098B2
Application number: JP4245469A
Authority: JP
Inventors: 英夫野田
Original assignee: Mutoh Industries Ltd
Current assignee: Mutoh Industries Ltd
Priority date: 1992-08-21
Filing date: 1992-08-21
Publication date: 1997-05-21
Anticipated expiration: 2012-05-21
Also published as: JPH0668268A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ベクタデータを点列
（ラスタ）データへ変換するベクタ・ラスタ変換方式に
関し、特にＤＤＡ（digital differential analyzer ）
アルゴリズムを使用したベクタ・ラスタ変換方式に関す
る。

【０００２】

【従来の技術】ベクタデータで表現された直線データを
点列（ラスタ）データへ変換するためのＤＤＡアルゴリ
ズムを用いたベクタ・ラスタ変換技術は、プリンタ及び
ディスプレイ装置等に広く使用されている。一般的なＤ
ＤＡのアルゴリズムでは、直線を示すベクタデータとし
て両端点Ｐ1 ，Ｐ2 の座標（ｘ1 ，ｙ1 ）、（ｘ2 ，ｙ
2 ）が与えられたとき、両点Ｐ1 ，Ｐ2 間のＸ軸方向の
距離Δｘと、Ｙ軸方向の距離Δｙとを比較して、その絶
対値が大きい方（以下、ｄｌと呼ぶ）の軸の座標を１つ
ずつ増加させながら、小さい方（以下、ｄｓと呼ぶ）の
軸の座標に傾きｍ（＝ｄｓ／ｄｌ）を加えていき、その
小数部を四捨五入した整数値に桁上がりがあるかないか
の増分判定を行う。そして、桁上がりがなければ、ｄｓ
側の座標を変えず、桁上がりがあれば、ｄｓ側の座標を
１つ増やすことにより、逐次的に点列データを求めるよ
うにしている。また、このアルゴリズムを改良したもの
として、実数型のデータ演算を伴わず乗除算が不要にな
るBresenham のＤＤＡアルゴリズムも、ハードウェア化
に適している等の理由により頻繁に使用されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来のベクタ・ラスタ変換方式は、点列データを逐次
的に求めていく方式であるため、点列データへの変換処
理に多大な時間がかかるという問題点がある。

【０００４】本発明はこのような問題点を解決するため
になされたもので、点列データへの変換処理を高速化す
ることができるベクタ・ラスタ変換方式を提供すること
を目的とする。

【０００５】

【課題を解決するための手段】本発明に係るベクタ・ラ
スタ変換方式は、直線を特定するベクタデータを入力
し、前記直線に沿った直交座標系における第１軸方向の
各座標値に対する第２軸方向の座標値を、前記直線の傾
き相当値の累積値によって逐次的に算出するｎ（ｎ＞
１）個のＤＤＡ演算手段と、ｎ×ｎドットの矩形領域を
単位としてアクセスされるメモリと、前記ｎ個のＤＤＡ
演算手段で求められたｎ個のドットの座標値を前記メモ
リに対するアドレス及びデータに変換するアドレス・デ
ータ変換手段とを備え、前記ｎ個のＤＤＡ演算手段は、
初期演算ステージで、少なくとも１つのＤＤＡ演算手段
が前記直線の一方の点から連続するｎ個のドットの座標
値を求め、並列演算ステージで、第ｍ（ｍ＝１〜ｎ）番
目のＤＤＡ演算手段が、前記求められたｎ個のドットの
座標値のうち第ｍ番目の座標値を初期値としてｎドット
だけ離れたドットの座標値を逐次求めることにより、ｎ
個の連続するドットの座標値を一括算出するものであ
り、前記アドレス・データ変換手段は、前記ｎ個のＤＤ
Ａ演算手段で一括算出されたｎ個の連続するドットの座
標値から前記メモリに対するアドレス及び一括して書き
込むべきｎ×ｎドット分のデータを求めるものであるこ
とを特徴とする。

【０００６】

【０００７】

【０００８】

【０００９】

【作用】本発明によれば、複数のＤＤＡ演算手段が並列
的に点列データを求めていくので、高速に点列データを
求めることができる。しかも、本発明によれば、ｎ個の
ＤＤＡ演算手段でｎ個の連続するドットの座標値が一括
生成され、これが前記アドレス・データ変換手段によっ
て、前記メモリに対するアドレスと、一括書込すべきｎ
×ｎドット分のデータとに変換されて、ｎ×ｎドットの
矩形領域をアクセス単位とする前記メモリに一括書込さ
れる。このため、ｎ個の連続するドットが一括生成され
る点、及びメモリに対してはｎ×ｎドットを単位とした
一括アクセスがなされる点により、極めて高速に点列デ
ータをメモリに描画することができる。また、本発明の
より具体的な態様によれば、以下の実施例でも明らかに
なるように、例えばBresenham のアルゴリズムを応用す
ることにより、実数演算及び乗算を全く不要とすること
ができるので、ハードウェア又はアルゴリズムの簡素化
を図ることが可能になる。

【００１０】

【実施例】以下、添付の図面を参照してこの発明の実施
例について説明する。図１は、本発明の一実施例に係る
ベクタ・ラスタ変換方式を適用した画像出力システムの
構成を示すブロック図である。プロセッサ１からは、直
線の場合、例えば始点及び終点の座標値から構成される
ベクタデータが出力される。このベクタデータは、ｎ
（ｎは２以上の整数）個のＤＤＡ演算回路２₁，２₂，
…，２_nに供給されている。ｎ個のＤＤＡ演算回路２₁
〜２_nは、入力されたベクタデータを並列処理により、
ｎ組の直交座標系におけるＸ軸座標データ及びＹ軸座標
データに変換して出力する。これらの座標データは、ア
ドレス・データ変換回路３でアドレスとデータを変換さ
れたのち、グラフィックメモリ４に順次書込まれる。グ
ラフィックメモリ４に書込まれた直線の点列の座標値
は、Ｄ／Ａ変換器５でＤ／Ａ変換された後、モニタ６に
表示されたり、プロッタ駆動装置７を介してプロッタ８
に出力される。

【００１１】次に、このシステムの詳細な説明に先立っ
て、Bresenham のアルゴリズムについて簡単に説明す
る。Bresenham のアルゴリズムは、シンプルＤＤＡの除
算及び実数演算を回避した方法である。即ち、シンプル
ＤＤＡでは、直線のＸ軸方向の距離ΔｘとＹ軸方向の距
離Δｙが、Δｘ＞Δｙの関係にあるとすると、Ｘ軸座標
値を１つ加算する毎に誤差（直線の傾き）Δｙ／Δｘを
累積加算していき、その誤差が１を超えた時点で、Ｙ軸
座標値を１だけ増やすようにしているが、この場合、誤
差Δｙ／Δｘを求めるために除算が必要になると共に、
誤差が小数部を含むため実数の加算が必要になる。そこ
で、Bresenham のアルゴリズムでは、誤差にΔｘを乗じ
ることにより誤差を整数化すると共に、誤差がΔｘを超
えた時点で、Ｙ軸座標値を１だけ増やすようにしてい
る。なお、ここでは説明の便宜上、切り上げ型ＤＤＡに
ついて説明しているが、誤差を−０．５から累積し、そ
の値が正になったらＹ軸座標値を１だけ増やす四捨五入
型ＤＤＡについても同様の考えが適用できる。この場
合、誤差の初期値を２Δｙ−Δｘ、誤差を２Δｙとし、
誤差が２Δｘを超えた時点でＹ軸座標値を１だけ増やせ
ばよい。

【００１２】いま、図２に示すように、（０，０）−
（３０，１３）というベクタデータで示される直線が与
えられたとすると、Ｘ軸方向の距離Δｘと、Ｙ軸方向の
距離Δｙとは、それぞれΔｘ＝３０、Δｙ＝１３とな
る。このため、Ｘ軸を長軸、Ｙ軸を短軸と定める。ま
た、誤差ｅの初期値として０を与える。次に、長軸であ
るＸ軸の座標値を初期値０から１ずつ加算していき、誤
差ｅにΔｙを加算していく。そして、誤差ｅがΔｘを超
えたら、短軸であるＹ軸の座標値に１を加算して、誤差
ｅからΔｘを減算する。この処理を逐次行うと、Ｘ軸座
標値、Ｙ軸座標値及び誤差ｅは、下記表１のようにな
る。なお、誤差ｅは、処理の過程でΔｘを減算されるの
で、以後、残値ｅと呼ぶことにする。

【００１３】

【表１】

【００１４】求められたＸ座標値及びＹ軸座標値をプロ
ットしていくと、図２（ａ）に示すような直線に沿った
点列データが求められる。

【００１５】次に、本実施例のシステムのアルゴリズム
を説明する。本実施例のアルゴリズムは、初期演算ステ
ージと並列演算ステージとからなっている。（１）初期演算ステージ本システムがｎ＝８のＤＤＡ演算回路２₁〜２₈を備え
ているとすると、このうちの第１のＤＤＡ演算回路２₁
は、上述したBresenham のアルゴリズムに従って、まず
８個の座標値データを算出する。

【００１６】（２）並列演算ステージ続いて、ステップ１〜８で求めた各Ｘ座標値及びＹ座標
値を初期座標値として、８つのＤＤＡ演算回路２₁〜２
₈は８点離れた点の座標値を逐次求めていく。このた
め、並列演算ステージでは、１回のステップで同時に連
続する８つの点の座標値が求められる。各ＤＤＡ演算回
路２₁〜２₈における残値ｅの初期値としては、ステッ
プ１〜８でそれぞれ求められた残値ｅが使用される。Ｘ
軸方向の増分値は“８”に設定される。また、Ｙ軸方向
の増分値incyとしては、ステップ８のときのＹ座標値ｙ
(8) から始点のＹ座標値ｙs を引いた値、即ち“３”が
与えられるが、残値ｅの値によってはＹ座標の増分値が
“４”になることもある。更に、残値ｅの増分値erryと
しては、単純に８Δｙとしても良いが、実際の判定に必
要なのは、長軸方向の８つの座標値の増加に対する短軸
方向の誤差の大きさであるから、８Δｙ−ｙ(8) Δｘを
使用すればよい。この値は、ステップ８で求まっている
残値ｅの値“１４”である。以上をまとめると、表２の
ようになる。

【００１７】

【表２】

【００１８】図３及び図４は、ＤＤＡ演算回路２₁〜２
₈の主要部の具体的構成を示すブロック図であり、図３
は初期演算ステージ、図４は並列演算ステージで保持さ
れる値をそれぞれ示している。ＤＤＡ演算回路２₁〜２
₈は、長軸レジスタ１１、短軸レジスタ１２及び残値レ
ジスタ１３を備えている。長軸レジスタ１１には長軸座
標値が保持され、短軸レジスタ１２には短軸座標値が保
持され、残値レジスタ１３には、誤差の残値ｅが保持さ
れる。これらのレジスタ１１〜１３は、演算クロックに
同期して入力端子Ａ又は入力端子Ｂに供給されるデータ
を保持する。いずれの入力を選択するかは、選択入力端
子sel に供給される符号データによって決定される。

【００１９】長軸レジスタ１１の出力は、長軸座標値デ
ータとして演算クロックに同期して逐次出力されると共
に、加算器１４の一方の入力端に供給されている。加算
器１４は、初期演算ステージでは、レジスタ１５に保持
された値“１”を逐次加算し、並列演算ステージでは、
レジスタ１５に保持された値“８”を逐次加算して、長
軸座標値を更新する。更新された長軸座標値は、長軸レ
ジスタ１１の入力端子Ａを介してフィードバックされて
保持される。

【００２０】短軸レジスタ１２の出力は、短軸座標値デ
ータとして演算クロックに同期して逐次出力されると共
に、加算器１６の一方の入力端に供給されている。加算
器１６の出力は加算器１７の一方の入力端に供給されて
いる。短軸レジスタ１２は、初期演算ステージでは、レ
ジスタ１８に保持された値“０”との加算値と、レジス
タ１９に保持された値“１”との加算値とのいずれか一
方を選択して保持し、並列演算ステージでは、レジスタ
１８に保持された値incyとの加算値と、この加算値にレ
ジスタ１９に保持された値“１”を更に加算した値との
いずれか一方を選択して保持する。減算器２０からの符
号が“−”のときは入力端子Ａの“incy”が選択され、
“＋”のときは入力端子Ｂの“incy＋１”が選択され
る。

【００２１】残値レジスタ１３の出力は、減算器２０に
供給され、レジスタ２１に保持されたΔｘを減算される
と共に、加算器２２でレジスタ２３の値を加算させる。
レジスタ２３には、初期演算ステージではΔｙが保持さ
れ、並列演算ステージでは残値の増加分erryが保持され
る。そして、残値レジスタ１３の入力端子Ａには加算器
２２の出力が入力され、入力端子Ｂには減算器２０の出
力が入力される。残値レジスタ１３は、減算器２０の符
号データが“−”のときは加算器２２の出力を選択し、
“＋”のときは減算器２０の出力を選択して保持する。

【００２２】次に、このように構成されたＤＤＡ演算回
路２₁〜２₈の動作について説明する。（１）初期演算ステージ初期演算ステージでは、ＤＤＡ演算回路２₁のみによる
従来と同様の演算が実行される。即ち、プロセッサ１か
ら直線のベクタデータとして、例えば始点座標値（ｘs
，ｙs ）及び終点座標値（ｘe ，ｙe ）が与えられる
と、ＤＤＡ演算回路２₁は、Δｘ（＝ｘe −ｘs ）、Δ
ｙ（＝ｙe −ｙs ）を求め、その大小関係を判定して、
大きい方の座標軸の始点座標値、例えばｘs を長軸レジ
スタ１１にセットし、小さい方の座標軸の始点座標値、
例えばｙs を短軸レジスタ１２にセットする。また、残
値レジスタ１３に初期値０がセットされる。更に、Δｘ
をレジスタ２１に、Δｙをレジスタ２３にそれぞれセッ
トする。

【００２３】始点座標値が（０，０）、終点座標値が
（３０，１３）であるとすると、Δｘ、Δｙとして“３
０”、“１３”がそれぞれレジスタ２１，２３にセット
される。次に、演算クロックに従って、８回のＤＤＡ演
算が実行される。各ステップでの演算によってレジスタ
１１，１２，１３及び減算器２０から出力される値は、
図５のようになる。即ち、第０ステップでは、長軸、短
軸ともに初期値“０”が出力され、第１ステップでは、
減算器２０の出力が負の値“−３０”であるから、加算
器２２の出力である“１３”が残値レジスタ１３に入力
され、短軸レジスタ１２には、加算器１６の出力である
“０”が保持される。第３ステップになると、残値が
“３９”となり、減算器２０の出力が正の値“９”にな
るので、短軸レジスタ１２が加算器１７の入力を選択す
ることにより、短軸座標値が１だけ加算される。同時
に、残値レジスタ１３の値も減算器２０で３０を減じた
“９”が保持される。このようにして、図２（ａ）に示
すような８つのＸ，Ｙ座標値が求められていく。

【００２４】（２）並列演算ステージ第１ステップから第８ステップまでの各ステップで求め
られた長軸座標値、短軸座標値及び残値は、ＤＤＡ演算
回路２₁〜２₈の初期値として逐次与えられる。図６に
は、各ＤＤＡ演算回路２₁〜２₈に初期値として保持さ
れる値が示されている。各回路２₁〜２₈のレジスタ１
８，２３にセットされるｙ軸増分値incyと残値の増分値
erryとしては、第８ステップが終了して最終的に求めら
れている短軸座標値と短軸始点座標値との差分“３”
と、残値レジスタ１３に保持されている値“１４”とが
与えられる。

【００２５】次に、８つのＤＤＡ演算回路２₁〜２₈に
よる８点離れた点への並列的なＤＤＡ演算が実行され
る。図７は、ＤＤＡ演算回路２ ₁，２ ₂の第０ステップ
から第２ステップまでの、各レジスタ１１〜１３及び減
算器２０の出力を示した図である。第１ステップでは、
ＤＤＡ演算回路２₁〜２₈から８つの連続する点の座標
値（９，３），（１０，４），（１１，４），…，（１
６，６）が同時に求められる。同じく第２ステップで
は、（１７，７），（１８，７），…，（３２，９）が
同時に求められる。図２（ｂ）は、並列演算ステージの
第１ステップ終了時に求められている点列データを示し
ている。

【００２６】このシステムによれば、初期演算ステージ
では従来と同様に点列データを１点ずつ求めているた
め、従来と同様の処理速度となるが、並列演算ステージ
に入ると、従来の８倍の速さで点列データを求めること
ができる。このため、直線の長さが長くなればなるほ
ど、顕著な効果を得ることができる。そして、このシス
テムによれば、初期演算ステージでは、従来のBresenha
m のアルゴリズムと同様の処理を行っているため、除算
及び実数演算を伴わない。また、並列演算ステージにお
いても、誤差の残値の初期値や増分値ならびにｙ座標値
の増分値等が全て初期演算ステージで求められるという
特徴を有している。このため、これらの値を除算によっ
て求める必要が全くないので、並列演算ステージにおい
ても除算及び実数演算を全く行う必要がないという利点
がある。このため、ハードウェアを大幅に簡素化するこ
とができる。

【００２７】なお、上述した並列ＤＤＡ処理では、８つ
の連続する点列データが１度に求められるという特徴を
有している。このため、後段のメモリ構造を更に工夫す
ることにより、上記並列ＤＤＡの特徴を最大限に活かし
た高速処理が可能になる。即ち、従来のグラフィックメ
モリは、図８に示すように、１つのアドレスに対してデ
ータをＸ軸方向にｎビット並べた構造としているのが一
般的である。このため、直線データが、例えば図９
（ａ）に示すようにＸ軸に対して平行な直線であれば問
題はないが、図９（ｂ）に示すように、Ｘ軸に対して４
５°方向であれば、データの書込は１サイクルに１ドッ
トなり、並列化の利点が生かせなくなる。

【００２８】そこで、グラフィックメモリ４を、例えば
図１０に示すような構造とする。このメモリ４は、Ｘ軸
方向及びＹ軸方向に８ビットの幅を持つ正方形領域の６
４ビットのデータを１つのアドレスに対する１つのデー
タとしてアクセスできる構造となっている。グラフィッ
クメモリ４がこのような構造であると、１回の並列ＤＤ
Ａ演算で算出された８ドットの点列データは、１つ〜３
つのアドレス領域に必ず収まることになる。そして、図
１１（ａ）に示すように、８ドットの点列データが１つ
のアドレス領域に収まっている場合には、１サイクルで
書込が可能になる。また、図１１（ｂ）に示す最悪の場
合でも、８ドットの点列データは、３サイクルあればメ
モリ４に書込むことができる。

【００２９】図１２は、８つのＤＤＡ演算回路２₁〜２
₈から並列に出力された座標値データｘ［ｊ］，ｙ
［ｊ］を図１０に示す構造のグラフィックメモリ４に書
込むためのアドレス・データ変換回路３の一例を示す図
である。

【００３０】座標値データｘ［ｊ］，ｙ［ｊ］がグラフ
ィックメモリ４に書込まれるサイクルは、１〜３と変化
するので、入出力のタイミングを合わせるため、座標値
データｘ［ｊ］，ｙ［ｊ］は、まずＦＩＦＯ（First in
First out）バッファ３１に格納される。ＦＩＦＯバッ
ファ３１からの読出タイミングは、後述するコントロー
ラ３３によって与えられる。いま、座標値データｘ
［ｊ］，ｙ［ｊ］がそれぞれ８ビットのデータであると
すると、ｘ，ｙの各上位５ビットが図１０に示すメモリ
４のアドレスに相当し、各下位３ビットが１つのアドレ
ス領域におけるドットの位置を決定する。したがって、
まず、ｘ，ｙの上位５ビットずつ計１０ビットをアドレ
スとし、ｘ，ｙの下位３ビットずつ計６ビットをデータ
として分離する。

【００３１】ＦＩＦＯバッファ３１から出力される各点
の１０ビットのアドレスのうち、隣接する点のアドレス
同士はコンパレータ３２で比較される。これにより、異
なるアドレス領域にまたがっている隣接点同士の比較結
果のみが“１”となる８ビットの比較結果が得られる。
この比較結果は、コントローラ３３に入力される。コン
トローラ３３は、上記比較結果から、８つの点のうち同
一の領域に属する点のみを選択するためのゲート制御信
号と、メモリ４への書込サイクル数を決定してゲート制
御回数及びＦＩＦＯウェイトタイミングを制御する制御
信号を出力する。

【００３２】一方、ＦＩＦＯバッファ３１から出力され
る上位１０ビットのアドレスと、下位６ビットのデータ
は、それぞれゲート回路３４，３５に供給されている。
これらのゲート回路３４，３５は、コントローラ３３の
制御のもとで、同一のアドレス領域に属するアドレス及
びデータのみを１〜３回のサイクルで通過させる機能を
有している。ゲート回路３５を通過した各６ビットのデ
ータは、１つのアドレス領域におけるドットの位置を示
すデータであるが、このデータはデータ生成回路３６に
よってその位置のみが“１”となる６４ビットのデータ
に変換される。このデータ生成回路３６は、ＲＯＭテー
ブル等を使用することにより、容易に作成できる。８つ
のデータ生成回路３６から出力される各６４ビットのデ
ータは、ワイヤードＯＲされ、６４ビットの点列データ
となって出力される。また、ゲート３４を通過した１０
ビットのアドレスもワイヤードＯＲされて出力される。

【００３３】この回路により、８ビット×８ビットの正
方形領域を１つのアドレスとするグラフィックメモリ４
へのアドレスと、メモリ４へ書込むデータとを高速に生
成することができる。このメモリ構成によれば、メモリ
４への書込サイクルが最短で１、最長で３であるから、
８並列ＤＤＡの場合、従来よりも２．６７（＝８／３）
〜８倍の速さの処理が可能になる。また、同様にｎ並列
ＤＤＡであれば、ｎ／３〜ｎ倍の速さの処理が可能にな
る。

【００３４】以上の実施例では、８つのＤＤＡ演算回路
２₁〜２₈を使用したが、８つのプロセッサを用いた並
列ＤＤＡ処理を実行する場合には、図１３及び１４に示
すアルゴリズムにより演算処理を実行すればよい。（１）初期演算ステージ図１３は初期演算ステージを示すフローチャートであ
る。誤差の残値ｅ1 、ｘ座標値ｘ1 、ｙ座標値ｙ1 及び
繰返パラメータｉの初期値としてそれぞれ−Δｘ，ｘs
，ｙs ，０をセットする（Ｓ１）。（ｘ1 ，ｙ1 ）を
グラフィックメモリ４にプロットする（Ｓ２）。誤差の
残値ｅ１にΔｙを加え、ｘ座標値ｘ1 に１を加える（Ｓ
５）。残値ｅ1 が０以上になったら（Ｓ６）、ｙ座標値
ｙ1 を１つ増やし、残値ｅ1 からΔｘを引く（Ｓ７）。
残値ｅ1 、ｘ座標値ｘ1 及びｙ座標値ｙ1 を、配列変数
ｅ［ｉ］、ｘ［ｉ］、ｙ［ｉ］にそれぞれ格納する（Ｓ
８）。ｉを１から８まで増やしながら、Ｓ２からＳ８ま
での処理を実行する（Ｓ３，Ｓ４）。ｉが８を超えた
ら、変数erry，incyにそれぞれ残値ｅ1 ，ｙ1 −ｙs を
格納する（Ｓ９）。

【００３５】（２）並列演算ステージ図１４はｊ（ｊ＝１〜８）番目のプロセッサにおける並
列演算ステージを示すフローチャートである。まず、ｘ
座標値ｘ［ｊ］、ｙ座標値ｙ［ｊ］及び残値ｅ［ｊ］に
それぞれ８，incy，erryを加算する（Ｓ１１）。ｘ
［ｊ］が終点座標値ｘe を超えたら処理を終了するが
（Ｓ１２）、そうでない場合には、残値ｅ［ｊ］が０以
上であるかどうかを判定し（Ｓ１３）、０以上の場合に
は、ｙ座標値ｙ［ｊ］に１を加え、ｅ［ｊ］からΔｘを
減算する（Ｓ１４）。（ｘ［ｊ］，ｙ［ｊ］をグラフィ
ックメモリ４にプロットする（Ｓ１５）。以上の処理を
繰返す。

【００３６】この方法においても、８個のプロセッサに
よる並列処理が実行されるので、高速処理が可能であ
り、しかも除算や実数演算を全く伴わないという利点が
ある。

【００３７】なお、本発明は上述した実施例に限定され
るものではない。例えば、図１５に示すように、２つの
ＤＤＡ演算手段を使用して、直線の両端点からそれぞれ
逆向きに直線に沿った連続する点を算出するようにして
もよい。この場合、第１のＤＤＡ演算手段では、従来と
同様なＤＤＡ演算処理を実行し、第２のＤＤＡ演算手段
では、終点座標値（ｘe ，ｙe ）をＸ，Ｙ座標値の初期
値とし、長軸座標値を１ずつ減算させながら、残値に上
記と同様な累積加算を行い、残値が長軸方向成分を超え
た時点で、短軸座標値を１減じるようにすればよい。２
つのＤＤＡ演算手段は、直線の中点（ｘc ，ｙc ）まで
処理を実行すればよい。この場合、処理速度は、従来の
２倍になる。

【００３８】同様に、図１６に示すように、４つのＤＤ
Ａ演算手段を使用し、第１及び第４のＤＤＡ演算手段
は、直線の両端点（ｘs ，ｙs ）、（ｘe ，ｙe ）から
それぞれ逆向きに直線に沿った点列データを算出してい
き、第２及び第３のＤＤＡ演算手段は、直線の中点（ｘ
c ，ｙc ）からそれぞれ逆向きに直線に沿った点列デー
タを算出していくようにすればよい。この場合、処理速
度は、従来の４倍になる。

【００３９】これらの実施例においても、直線の中点座
標（ｘc ，ｙc ）は、始点座標（ｘs ，ｙs ）及び終点
座標（ｘe ，ｙe ）から１ビットのシフト動作で求めら
れるので、乗算及び実数演算を必要としないという利点
がある。

【００４０】

【発明の効果】以上述べたように、本発明によれば、ｎ
個のＤＤＡ演算手段を使用して連続するｎ個の点列デー
タを一括生成し、且つこの一括生成された点列データを
ｎ×ｎドットをアクセス単位とするメモリに一括書込す
るようにしているので、ベクタデータから生成された点
列データを高速にメモリに描画することができるという
効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係るベクタ・ラスタ変換
方式を適用した画像出力システムの構成を示すブロック
図である。

【図２】同システムにおける初期演算ステージ及び並
列演算ステージにより生成される点列データを示す図で
ある。

【図３】同システムにおける初期演算実行時のＤＤＡ
演算回路の要部のブロック図である。

【図４】同システムにおける並列演算実行時のＤＤＡ
演算回路の要部のブロック図である。

【図５】同システムにおける初期演算実行時のＤＤＡ
演算回路の各部の出力データを示す図である。

【図６】同システムにおける並列演算開始時の各ＤＤ
Ａ演算回路に保持される初期値を示す図である。

【図７】同システムにおける並列演算実行時の各ＤＤ
Ａ演算回路の各部の出力データを示す図である。

【図８】従来のグラフィックメモリの構造を示す図で
ある。

【図９】従来のグラフィックメモリの不具合を説明す
るための図である。

【図１０】同システムで使用される好ましいグラフィ
ックメモリの構造を示す図である。

【図１１】同メモリへのデータ書込形態を説明するた
めの図である。

【図１２】同メモリへデータを書込むためのアドレス
・データ変換回路の一例を示すブロック図である。

【図１３】本発明の他の実施例に係る並列ＤＤＡ演算
処理における初期演算実行時のアルゴリズムを示すフロ
ーチャートである。

【図１４】本発明の他の実施例に係る並列ＤＤＡ演算
処理における並列演算実行時のアルゴリズムを示すフロ
ーチャートである。

【図１５】本発明の更に他の実施例を説明するための
図である。

【図１６】本発明の更に他の実施例を説明するための
図である。

【符号の説明】

１…プロセッサ、２₁〜２_n…ＤＤＡ演算回路、３…ア
ドレス・データ変換回路、４…グラフィックメモリ、５
…Ｄ／Ａ変換器、６…モニタ、７…プロッタ駆動回路、
８…プロッタ、１１…長軸レジスタ、１２…短軸レジス
タ、１３…残値レジスタ、１４，１６，１７，２２…加
算器、１５，１８，１９，２１，２３…レジスタ、２０
…減算器。

Claims

(57)【特許請求の範囲】

【請求項１】直線を特定するベクタデータを入力し、
前記直線に沿った直交座標系における第１軸方向の各座
標値に対する第２軸方向の座標値を、前記直線の傾き相
当値の累積値によって逐次的に算出するｎ（ｎ＞１）個
のＤＤＡ演算手段と、ｎ×ｎドットの矩形領域を単位としてアクセスされるメ
モリと、前記ｎ個のＤＤＡ演算手段で求められたｎ個のドットの
座標値を前記メモリに対するアドレス及びデータに変換
するアドレス・データ変換手段とを備え、前記ｎ個のＤＤＡ演算手段は、初期演算ステージで、少
なくとも１つのＤＤＡ演算手段が前記直線の一方の点か
ら連続するｎ個のドットの座標値を求め、並列演算ステ
ージで、第ｍ（ｍ＝１〜ｎ）番目のＤＤＡ演算手段が、
前記求められたｎ個のドットの座標値のうち第ｍ番目の
座標値を初期値としてｎドットだけ離れたドットの座標
値を逐次求めることにより、ｎ個の連続するドットの座
標値を一括算出するものであり、前記アドレス・データ変換手段は、前記ｎ個のＤＤＡ演
算手段で一括算出されたｎ個の連続するドットの座標値
から前記メモリに対するアドレス及び一括して書き込む
べきｎ×ｎドット分のデータを求めるものであることを
特徴とするベクタ・ラスタ変換方式。