JPH05307611A

JPH05307611A - グラフィックマイクロコンピュータ

Info

Publication number: JPH05307611A
Application number: JP11116192A
Authority: JP
Inventors: Tetsuo Kawada; 河田哲郎; Kenichi Kawachi; 河内賢一
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1992-04-30
Filing date: 1992-04-30
Publication date: 1993-11-19

Abstract

(57)【要約】【目的】座標計算における無駄を無くし、小型化を図
る。【構成】ＣＰＵから初期値が設定され、描くべき線分
を構成する点のＸ座標とＹ座標をＮ次多項式の値として
交互に演算する座標演算手段と、座標演算手段によって
演算されたＸ座標とＹ座標を遅延させる遅延手段と、演
算により求めたＸ座標およびＹ座標と、遅延したＸ座標
およびＹ座標とに基づき、描画ドットの進むべき移動方
向を演算する方向演算手段と、方向演算手段により演算
された描画ドットの移動方向に基づいて、書き込むべき
ドットが含まれるワードを描画メモリから読み出し、読
み出したワードに描画ドットを書き込み、再び描画メモ
リに該ワードを書き込む描画手段とを有し、Ｘ座標とＹ
座標を共通化した１つの座標演算回路で行うようにして
１つの座標計算回路のコストを省き、グラフィックマイ
クロコンピュータの性能を下げることなくハードウェア
の小型化を図るようにしたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、グラフィック処理を行
うグラフィックマイクロコンピュータに関するものであ
る。

【０００２】

【従来の技術】従来、グラフィックシステムにおいて直
線分及び曲線分の描画を行なう場合、直前に描画した点
に対する座標の増分を計算するいわゆるインクリメンタ
ルな描画アルゴリズムが用いられている。このようなグ
ラフィックシステムにおいては、線分の描画を中央演算
装置（以下ＣＰＵ）がソフトウェア的に行なっていたの
では時間がかかり過ぎるため、ハードウェアで実行され
ることが多い。この場合、描く線分の種類ごとに描画ア
ルゴリズムが異なるために、描画アルゴリズム毎にそれ
ぞれハードウェアが必要となり、ハードウェアが大型化
してしまうという問題があった。

【０００３】そこで、本出願人は各種線分の描画をおこ
なうグラフィックマイクロコンピュータの小型化を目的
として特願平２ー２２０９２０号を既に出願している。
図１０は前記出願におけるマイクロコンピュータと描画
メモリのブロック図であり、これを参照して概略説明す
る。図中、１はＣＰＵ、２は座標計算回路、２１はＸ座
標計算回路、２２はＹ座標計算回路、３０は第１のラッ
チ回路、３１は第２のラッチ回路、４は方向制御回路、
３４はＦＩＦＯバッファ、５はグラフィックユニット、
６はＣＰＵインターフェースバス、７は描画メモリであ
る。

【０００４】ＣＰＵ１は、ＣＰＵインターフェースバス
６を介してＸ座標計算回路２１、Ｙ座標計算回路２２、
及びグラフィックユニット５内のレジスタの初期値を設
定するとともに、座標計算回路２に計算の開始を命令す
る。座標計算回路２には、Ｘ座標計算回路２１とＹ座標
計算回路２２とが別々に設けられていて、それぞれ１ク
ロックサイクル毎に描くべき線分を構成する点のＸ座標
とＹ座標を計算し出力する。同時に座標計算回路２は、
Ｘ座標の進行方向を示す信号とＹ座標の進行方向を示す
信号も出力する。

【０００５】ラッチ回路３０はＸ座標計算回路２１の出
力するＸ座標の値を１クロックサイクルの間保持し、ラ
ッチ回路３１はＹ座標計算回路２２の出力するＹ座標の
値を１クロックサイクルの間保持する。そして座標計算
回路２は、計算を終了するとＣＰＵ１に計算の終了を知
らせる。

【０００６】方向制御回路４は、座標計算回路２からＸ
座標とその移動方向及びＹ座標とその移動方向、ラッチ
回路３０の出力、ラッチ回路３１の出力が入力され、１
クロックサイクル毎に新しい座標が移動すべき方向をＦ
ＩＦＯバッファ３４へ出力する。

【０００７】グラフィックユニット５は、ＦＩＦＯバッ
ファ３４の出力が入力され、新しい座標のドットが含ま
れる描画メモリ７のワードのアドレスを１クロックサイ
クル毎に計算して出力する。また、グラフィックユニッ
ト５は、３クロックサイクル毎に１つの処理を行う。す
なわち、新しい座標のドットが含まれるワードのアドレスと同
じアドレスのワードを描画メモリ７から読み込む、描画メモリ７から読み込まれたワードと新しい座標の
ドットが含まれるワードとの論理演算を行う、論理演算の結果を描画メモリ７へ書き込む、の３つの操作である。これら３つの操作をそれぞれ１ク
ロックサイクル毎に行うのである。ＦＩＦＯバッファ３
４は座標計算回路及び方向制御回路の出力レートとグラ
フィックユニットの処理レートの速度の違いを吸収する
ためのバッファである。ＦＩＦＯバッファ３４は中身が
満たされたとき座標計算回路に対してＷａｉｔ信号を発
し、座標計算回路の演算を中断させることができる。

【０００８】図１１は前述した座標計算回路２の内部構
成を示すブロック図である。すべての曲線及び直線上の
点ＰのＸ座標Ｐｘ、Ｙ座標Ｐｙを多項式でＰｘ（ｔ）＝Ａ_N＊ｔ^N＋Ａ_N-1＊ｔ^N-1＋……＋Ａ₁＊ｔ＋Ａ₀……（１）Ｐｙ（ｔ）＝Ｂ_N＊ｔ^N＋Ｂ_N-1＊ｔ^N-1＋……＋Ｂ₁＊ｔ＋Ｂ₀……（２）Ａ_N，Ａ_N-1…Ａ₀、Ｂ_N，Ｂ_N-1…Ｂ₀；定数ｔ；０≦ｔ≦１の値をとるパラメータＮ；曲線の次数で正の整数と表し、このＸ座標とＹ座標の値を出力クロック毎に逐
次演算し出力する。

【０００９】図１１に示すものは、３次曲線（Ｎ＝３）
に対応する座標計算回路のブロック図であり、このとき
多項式は（３）、（４）式で表される。

【００１０】Ｐｘ（ｔ）＝Ａ₃＊ｔ³＋Ａ₂＊ｔ²＋Ａ₁＊ｔ＋Ａ₀ ……（３）Ｐｙ（ｔ）＝Ｂ₃＊ｔ³＋Ｂ₂＊ｔ²＋Ｂ₁＊ｔ＋Ｂ₀ ……（４）なお、座標計算回路２はＸ座標計算回路２１とＹ座標計
算回路２２を含むが、これらは同一の構成・動作をとる
のでＸ座標計算回路２１の構成のみを示しＹ座標計算回
路２２の構成を省略した。８は定数レジスタ、１０は第
１の加算器、１１は２次差分レジスタ、１３は第２の加
算器、１４は１次差分レジスタ、１６は第３の加算器、
１７は座標レジスタ、２３はラッチ回路、２４は制御回
路、２５はカウンタである。

【００１１】座標計算の開始に先立って、ＣＰＵはＣＰ
Ｕインターフェイスバス６により、定数レジスタ８、２
次差分レジスタ１１、１次差分レジスタ１４、及び座標
レジスタ１７、カウンタ２５の初期化を行なう。初期化
するレジスタ及びその初期値はそれぞれ以下に示すとお
りである。

【００１２】定数レジスタＸ：６Ａ₃／ｎ³ 定数レジスタＹ：６Ｂ₃／ｎ³ ２次差分レジスタＸ：２Ａ₂／ｎ² ２次差分レジスタＹ：２Ｂ₂／ｎ^２１次差分レジスタＸ：Ａ₁／ｎ１次差分レジスタＹ：Ｂ₁／ｎ座標レジスタＸ：Ａ₀ 座標レジスタＹ：Ｂ₀ カウンタ：ｎここで、ｎは描くべきドット数以上の整数である。

【００１３】第１の加算器１０は、クロック入力毎に定
数レジスタ８と２次差分レジスタ１１から値を入力し２
次差分レジスタ１１に結果を出力する。いま、Ｋ個のク
ロック入力があったとすると、２次差分レジスタ１１の
内容は、Ｋ・６Ａ₃／ｎ³＋２Ａ₂／ｎ² となる。第２の加算器１３は、２次差分レジスタ１１と
１次差分レジスタ１４から値を入力し１次差分レジスタ
１４に結果を出力する。Ｋ個のクロック入力があったと
すると、１次差分レジスタ１１の内容は、（Ｋ（Ｋ−１）／２）・６Ａ₃／ｎ³＋Ｋ・２Ａ₂／ｎ
²＋Ａ₁／ｎとなる。第３の加算器１６は、１次差分レジスタ１４と
座標レジスタ１７から値を入力し座標レジスタ１７に結
果を出力する。Ｋ個のクロック入力があったとすると、
座標レジスタ１７の内容は、（Ｋ（Ｋ−１）（Ｋ−２）／６）・６Ａ₃／ｎ³ ＋（Ｋ（Ｋ−１）／２）・２Ａ₂／ｎ²＋Ｋ・Ａ₁／ｎ＋Ａ₀ となる。すなわち、座標レジスタ１７の出力は、クロッ
ク入力Ｋに対して３次式で表現され、３次曲線による描
画を行うことができる。また、１次差分レジスタ１１の
内容は座標レジスタ１７の内容の微分値に対応し、その
微係数は３次曲線の接線の傾きを示すことになる。

【００１４】ラッチ回路２３は、１次差分レジスタ１４
のＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉ
ｔ）である符号ビットを入力し１クロックサイクル値を
保持し、方向制御回路４に値を出力する。この出力は、
３次曲線の１次微係数で曲線の傾きを示し、計算された
座標の進行方向を表すものとなる。

【００１５】座標レジスタ１７は、保持する値を方向制
御回路４に出力し、方向制御回路は計算された座標値か
ら進むべき方向を計算して出力する。制御回路２４はＣ
ＰＵから開始命令を入力すると座標計算回路内部の制御
を行ない、カウンタ２５が０になったことを示す信号を
入力してＣＰＵに処理の終了を知らせる信号を発する。
また、Ｗａｉｔ信号を入力したとき、座標計算回路内部
で行なわれる演算を中断する。カウンタ２５はＣＰＵイ
ンターフェイスバスにより初期値を設定され、ＣＰＵか
ら開始命令を入力した直後からクロックサイクル毎にカ
ウントダウンする。

【００１６】

【発明が解決しようとする課題】このグラフィックマイ
クロコンピュータにおいては、描画メモリとグラフィッ
クユニットの間の３クロックサイクルのオペレーション
で１つの座標に対する処理時間が決まってしまい、座標
計算回路における１クロックサイクル毎の座標計算が無
駄となる。そのため、Ｘ座標計算回路とＹ座標計算回路
を別々に設けた意味が無くなり、座標計算回路が大型化
するという問題があった。

【００１７】本発明は上記課題を解決するためのもの
で、座標計算における無駄を無くし、小型化を図ること
が可能なグラフィックマイクロコンピュータを提供する
ことを目的とする。

【００１８】

【課題を解決するための手段】本発明のグラフィックマ
イクロコンピュータは、ＣＰＵから初期値が設定され、
描くべき線分を構成する点のＸ座標とＹ座標をＮ次多項
式の値として交互に演算する座標演算手段と、座標演算
手段によって演算されたＸ座標とＹ座標を遅延させる遅
延手段と、演算により求めたＸ座標およびＹ座標と、遅
延したＸ座標およびＹ座標とに基づき、描画ドットの進
むべき移動方向を演算する方向演算手段と、方向演算手
段により演算された描画ドットの移動方向に基づいて、
書き込むべきドットが含まれるワードを描画メモリから
読み出し、読み出したワードに描画ドットを書き込み、
再び描画メモリに該ワードを書き込む描画手段とを有
し、Ｘ座標とＹ座標を共通化した１つの座標演算回路で
行うようにしたことを特徴とする。

【００１９】

【作用】本発明は、ＣＰＵから初期値を設定し、描くべ
き線分を構成する点のＸ座標とＹ座標をＮ次多項式の値
として交互に共通化した１つの座標演算回路で演算し、
演算によって求めたＸ座標とＹ座標、進行方向符号、及
び１サイクル前のＸ座標とＹ座標とに基づき、描画ドッ
トの進むべき移動方向を演算し、演算された描画ドット
の移動方向に基づいて、書き込むべきドットが含まれる
ワードを描画メモリから読み出し、読み出したワードに
描画ドットを書き込み、再び描画メモリに該ワードを書
き込むようにしたので、１つの座標計算回路のコストを
省くことができ、また、グラフィックユニットで１つの
オペレーションを行うのに３クロックサイクル必要なの
に対し、座標計算回路で新しい座標とそれの移動すべき
方向を計算するのに２クロックサイクルしか要としない
ため、グラフィックマイクロコンピュータの性能を下げ
ることなくハードウェアの小型化を図ることが可能とな
る。

【００２０】

【実施例】以下、本発明の実施例を具体的に説明する。
図１は本発明の実施例のグラフィックマイクロコンピュ
ータと描画メモリのブロック図である。１はＣＰＵ、３
は共通化した座標計算回路、４は方向制御回路、５はグ
ラフィックユニット、６はＣＰＵインターフェースバ
ス、７は描画メモリ、３０は第１のラッチ回路、３１は
第２のラッチ回路、３２は第１のラッチ回路、３３は第
２のラッチ回路、３４はＦＩＦＯバッファである。

【００２１】ＣＰＵ１は、ＣＰＵインターフェースバス
６を介して共通化した座標計算回路３、及びグラフィッ
クユニット５内のレジスタの初期値を設定する。またＣ
ＰＵ１は座標計算回路２に計算の開始を命令する。共通
化した座標計算回路３は、計算を終了するとＣＰＵ１に
計算の終了を知らせる。共通化した座標計算回路３は、
２クロックサイクル毎に描くべき線分を構成する点の新
しいＸ座標ＰNX、新しいＹ座標ＰNYを計算し方向制御回
路４に出力する。またこのとき、そのＸ座標及びＹ座標
が正の方向に動いているのか負の方向に動いているのか
を表す信号も方向制御回路４へ出力する。

【００２２】ラッチ回路３０〜３３は入力を１クロック
サイクル遅らせる働きをする。従って、ラッチ回路３０
及びラッチ回路３２は共通化した座標計算回路３が出力
するＸ座標の値を２クロックサイクル遅らせて古いＸ座
標ＰOXを出力する。また、ラッチ回路３１及びラッチ回
路３３は共通化した座標計算回路３が出力するＹ座標の
値を２クロックサイクル遅らせて古いＹ座標ＰOYを出力
する。

【００２３】方向制御回路４は、座標計算回路２からＸ
座標とそれに関する移動方向、Ｙ座標とそれに関する移
動方向を、またラッチ回路３２の出力、ラッチ回路３３
の出力を２クロックサイクル毎に入力し、２クロックサ
イクル毎に新しい座標が移動すべき方向をＦＩＦＯバッ
ファ３４へ出力する。この出力は古い座標のドットに隣
接する周囲８ドットのいずれか一つの方向への移動、又
は移動しない場合のいづれかである。ここで描かれる曲
線あるいは直線は１ドットごとにつながっていなければ
ならないから｜ＰNX−ＰOX｜≦１ ……（５）｜ＰNY−ＰOY｜≦１ ……（６）が成り立たなければならない。

【００２４】グラフィックユニット５のアドレス生成回
路は方向制御回路４の出力を入力して新しい座標のドッ
トが含まれる描画メモリのワードのアドレスを２クロッ
クごとに計算して出力する。処理が終わると、座標計算
回路３はＣＰＵに処理の終わりを知らせる。

【００２５】次に、共通化した座標計算回路３の動作に
ついて説明する。図２は共通化した座標計算回路３の内
部構成を示すブロック図である。図２において、８は定
数レジスタＸ、９は定数レジスタＹ、１０は第１の加算
器、１１は２次差分レジスタＸ、１２は２次差分レジス
タＹ、１３は第２の加算器、１４は１次差分レジスタ
Ｘ、１５は１次差分レジスタＹ、１６は第３の加算器、
１７は座標レジスタＸ、１８は座標レジスタＹ、２３は
Ｘ符号ビットラッチ回路、２７はＹ符号ビットラッチ回
路、１００は第１の選択回路、１０１は第２の選択回
路、１０２は第３の選択回路、１０３は第４の選択回
路、１０４は第５の選択回路、１０５は第６の選択回
路、１０７は制御回路、１０８はカウンタである。

【００２６】第１の選択回路１００は定数レジスタＸ８
の出力を第１入力として入力し、定数レジスタＹ９の出
力を第２出力として入力する。第２の選択回路１０１及
び第３の選択回路１０２は２次差分レジスタＸ１１の出
力を第１入力として入力し、２次差分レジスタＹ１２の
出力を第２入力として入力する。第４の選択回路１０３
及び第５の選択回路１０４は１次差分レジスタＸ１４の
出力を第１入力として入力し、１次差分レジスタＹ１５
の出力を第２入力として入力する。第６の選択回路１０
５は座標レジスタＸ１７の出力を第１入力として入力
し、座標レジスタＹ１８の出力を第２入力として入力す
る。第１から第６の選択回路１００〜１０５はクロック
毎に第１入力と第２入力を交互に選択して出力する。

【００２７】第１の加算器１０は第１の選択回路１００
の出力及び第２の選択回路１０１の出力を入力し、結果
を２次差分レジスタＸ１１及び２次差分レジスタＹ１２
に出力する。第２の加算器１３は第３の選択回路１０２
の出力及び第４の選択回路１０３の出力を入力し、結果
を１次差分レジスタＸ１４及び１次差分レジスタＹ１５
に出力する。第３の加算器１６は第５の選択回路１０４
の出力及び第６の選択回路１０５の出力を入力し、結果
を座標レジスタＸ１７及び座標レジスタＹ１８に出力す
る。

【００２８】Ｘ符号ビットラッチ２３及びＹ符号ビット
ラッチ２７はそれぞれ１次差分レジスタＸ１４の出力の
ＭＳＢ及び１次差分レジスタＹ１５の出力のＭＳＢを入
力し、その値を保持する。

【００２９】共通化した座標計算回路３は前述した
（３）、（４）式で表される３次曲線分、２次曲線分、
及び直線分の座標値を計算し出力すること、座標計算の
開始に先立って、ＣＰＵインターフェイスバス６によ
り、共通化した座標計算回路３内部のレジスタ等の初期
化を行うこと、初期化するレジスタ及びその初期値につ
いてはそれぞれ図１１に関連して説明した場合と全く同
じである。

【００３０】次に、ＣＰＵは共通化された座標計算回路
に開始命令信号を出力する。開始命令信号は制御回路１
０７に入力され、以後制御回路１０７は座標計算回路の
演算制御を行なう。

【００３１】図３は共通化した座標計算回路３の動作タ
イミングを示している。ここに示される制御信号は制御
回路１０７により生成される。信号ＳＥＬ１は第１の選
択回路１００、第２の選択回路１０１、第５の選択回路
１０４、第６の選択回路１０５の制御信号である。

【００３２】第１の選択回路１００、第２の選択回路１
０１、第５の選択回路１０４、第６の選択回路１０５は
信号ＳＥＬ１がＨｉｇｈレベルのとき、それぞれの第１
入力を選択して出力し、信号ＳＥＬ１がＬｏｗレベルの
とき、それぞれの第２入力を選択して出力する。信号Ｓ
ＥＬ２は第３の選択回路１０２、第４の選択回路１０３
の制御信号である。第３の選択回路１０２、第４の選択
回路１０３は信号ＳＥＬ２がＨｉｇｈレベルのとき、そ
れぞれの第１入力を選択して出力し、信号ＳＥＬ２がＬ
ｏｗレベルのとき、それぞれの第２入力を選択して出力
する。信号ＬＯＡＤ２ＤＸ、ＬＯＡＤ１ＤＸ、ＬＯＡＤ
Ｘ、ＬＯＡＤ２ＤＹ、ＬＯＡＤ１ＤＹ、ＬＯＡＤＹはそ
れぞれ２次差分レジスタＸ１１、１次差分レジスタＸ１
４、座標レジスタＸ１７、２次差分レジスタＹ１２、１
次差分レジスタＹ１５、座標レジスタＹ１８の制御信号
である。また、信号ＬＯＡＤＸ及びＬＯＡＤＹはそれぞ
れＸ符号ビットラッチ２３及びＹ符号ビットラッチ２７
の制御信号でもある。これらの信号がＨｉｇｈレベルの
とき、入力をレジスタ内に取り込み、Ｌｏｗレベルのと
き、値を保持する。こうして、２クロックごとにＸ座標
とＹ座標の計算が行われていくことになる。なお、計算
のやり方は図１１において説明したのと同じである。

【００３３】また、制御回路１０７はＷａｉｔ信号を入
力したとき、座標計算回路内部の演算を中断する。これ
は上記の制御信号がＨｉｇｈレベルになるのを止めるこ
とによって行なわれる。カウンタ１０８は開始命令が発
せられる前は、値ｎが設定されているが、開始命令の
後、２クロックサイクル毎に値を１づつデクリメントし
てゆく。制御回路１０７はカウンタ１０８の値が０にな
ったとき、終了信号が発し、共通化した座標計算回路３
における演算を終了する。

【００３４】次に方向制御回路について詳細に説明す
る。方向制御回路は新たに計算された座標ＰNEW （ＰN
X，ＰNY）、１サイクル（２クロック）前に計算され
た座標ＰOLD （ＰOX，ＰOY）、Ｘ方向信号、及びＹ方
向信号を入力して、ドットの進むべき方向を出力する回
路である。

【００３５】（ｉ）変換の手順入力ＰNX、ＰNY、ＰOX、ＰOYから出力を得るための変換
のルールはいろいろなものが考えられるが、ここでは図
４、図５に示す１つの代表例を説明する。先ず、入力信
号と出力信号を表す記号の説明をする。このルールでは
入力ＰNX、ＰNY、ＰOX、ＰOYの値のうちそれぞれ小数点
の上１ビットの値と小数点の下１ビットの値しか必要と
しない。小数点２ビット以下の値は切り捨てる。そこ
で、それぞれの入力の値は、ＰNEW （ＰNX，ＰNY）＝（ｎｘ０．ｎｘ１，ｎｙ０．
ｎｙ１）ＰOLD （ＰOX，ＰOY）＝（ｏｘ０．ｏｘ１，ｏｙ０．
ｏｙ１）と表せる。

【００３６】ここで、ＰNX、ＰNY、ＰOX、ＰOYはすべて
２進数表示である。ｎｘ０、ｎｙ０、ｏｘ０、ｏｙ０は
小数点の上１ビット目の値、ｎｘ１、ｎｙ１、ｏｘ１、
ｏｙ１は小数点の下１ビット目の値を表す（‘．’は小
数点）。Ｘ方向信号、Ｙ方向信号はそれぞれＸ＿Ｄｉｒ
及びＹ＿Ｄｉｒとし、‘０’のとき正、‘１’のとき負
を表す。

【００３７】方向制御回路の出力信号の記号と意味は以
下のとおりである。Ｘ＿Ｐｌｕｓ：ドットをＸ軸の方向に１進めるＸ＿Ｍｉｎｕｓ：ドットをＸ軸の方向に−１進めるＹ＿Ｐｌｕｓ：ドットをＹ軸の方向に１進めるＹ＿Ｍｉｎｕｓ：ドットをＹ軸の方向に−１進めるここで、Ｘ＿ＰｌｕｓとＸ＿Ｍｉｎｕｓ信号は同時にア
クティブになることはなく、また、Ｙ＿ＰｌｕｓとＹ＿
Ｍｉｎｕｓ信号も同時にアクティブになることはない。

【００３８】図４は入力される座標の区分けを示してお
り、３４は４ドットの格子で、実線は１ドット単位の境
界線を示している。４ドットの格子は０．５ドット単位
の破線の境界線で１６個の領域に分けられてＡからＤの
記号がつけられている。

【００３９】前述の式（５）、（６）が成り立つと仮定
しているから、Ｘ座標及びＹ座標における移動距離は最
大１ドットである。従って、座標ＰNEW （ＰNX，ＰNY）
と座標ＰOLD （ＰOX，ＰOY）は図４に示した４ドット
内の領域における移動で全て関係づけられる。例えば、
あるサイクルにおける入力が、ＰNEW （ＰNX，ＰNY）＝（０．０，０．０）ＰOLD （ＰOX，ＰOY）＝（１．１，１．０）であるとすれば、座標が図左下ドットのＢの領域から図
右上のドットのＤの領域に移動したことを表す。この領
域間の移動の全ての組み合せとＸ方向信号及びＹ方向信
号の値に対する出力を示したものが図５である。

【００４０】図５から、各出力信号は以下のように表す
ことができる。Ｘ＿Ｐｌｕｓ＝〜Ｘ＿Ｄｉｒ＊（（ｎｘ０‖ｎｘ１）‖
（ｏｘ０‖ｏｘ１））Ｘ＿Ｍｉｎｕｓ＝Ｘ＿Ｄｉｒ＊（（ｎｘ０‖ｎｘ１）‖
（ｏｘ０‖ｏｘ１））Ｙ＿Ｐｌｕｓ＝〜Ｙ＿Ｄｉｒ＊（（ｎｙ０‖ｎｙ１）‖
（ｏｙ０‖ｏｙ１））Ｙ＿Ｍｉｎｕｓ＝Ｙ＿Ｄｉｒ＊（（ｎｙ０‖ｎｙ１）‖
（ｏｙ０‖ｏｙ１））ここで、〜は否定、＊は論理積、‖は排地的論理和をそ
れぞれ表す。

【００４１】（ｉｉ）方向制御回路の構成方向制御回路は前記論理式の演算を行うものでであり、
図６に示すような回路構成になる。図６において、２４
はＥｘｃｌｕｓｉｖｅーＯＲゲート、２５はインバー
タ、２６はＡＮＤゲートである。Ｅｘｃｌｕｓｉｖｅー
ＯＲゲート２４は２つの信号を入力し、それらの排地的
論理和を出力する。インバータ２５は１つの信号を入力
し、その否定を出力する。ＡＮＤゲート２６は２つの信
号を入力し、それらの論理積を出力する。こうして、Ｘ
＿Ｄｉｒ、Ｙ＿Ｄｉｒ、ＰNEW （ＰNX，ＰNY）、ＰOLD
（ＰOX，ＰOY）を入力することにより、進むべき信号が
出力されることになる。

【００４２】次にグラフィックユニットのアドレス生成
回路について説明する。図７はアドレス生成回路の内部
構成を示す。図７において、２７は定数レジスタ、２８
は第１のラインレジスタ、２９は第２のラインレジス
タ、３０は加算器、３１はアドレスレジスタ、３２はイ
ンクリメンタ／デクリメンタ、３３は制御回路である。
定数レジスタ２７は値０に固定されている。後述するよ
うに、Ｙアドレスが増減する場合の計算を簡単化するた
めに第１のラインレジスタ２８、第２のラインレジスタ
２９とラインレジスタが２個設けられたて設けけられて
おり、これとアドレスレジスタ３１、及びインクリメン
タ／デクリメンタ３２はＣＰＵインターフェイスバス１
３を介して書き込み及び読み出しができる。

【００４３】アドレスレジスタ３１の出力は外部に出力
される外、加減算器３０の第１入力に接続されている。
また、定数レジスタ２７、第１のラインレジスタ２８、
及び第２のラインレジスタ２９の内１つが選択的に加減
算器３０の第２入力に接続されている。加減算器３０は
制御回路３３から入力される２つの制御信号に基ずいて
演算を行ない、アドレスレジスタ３１に演算結果を出力
する。２つの制御信号とはキャリー信号Ｃｉｎとａｄｄ
／ｓｕｂ信号である。ａｄｄ／ｓｕｄ信号がアクティブ
であれば加減算器３０は第１入力と第２入力を加算し、
ａｄｄ／ｓｕｂ信号がインアクティブであれば加減算器
３０は第１入力から第２入力を減算する。インクリメン
タ／デクリメンタ３２は制御回路３３からｉｎｃ信号及
びｄｅｃ信号を入力し、ｉｎｃ信号がアクティブのとき
保持する値を１インクリメント（増やす）して値を保持
し、ｄｅｃ信号がアクティブのとき保持する値を１デク
リメント（減らす）して値を保持する。そのほかのとき
はなにもしない。

【００４４】また、インクリメンタ／デクリメンタ３２
は保持する値の全てのビットが１のとき、即ちアドレス
Ｘが１減ずるときａｌｌ１信号をアクティブにし、保持
する全てのビットが０のとき、即ちアドレスＸが１増え
るとき、ａｌｌ０信号をアクティブにする。制御回路３
３は方向制御回路の出力及びインクリメンタ／デクリメ
ンタ３２の出力するａｌｌ０信号とａｌｌ１信号を入力
し加減算器３０にキャリー入力とａｄｄ／ｓｕｂ信号を
出力する。また、制御回路３３はインクリメンタ／デク
リメンタ３２にｉｎｃ信号及びｄｅｃ信号を出力する
外、各種の制御信号を生成する。

【００４５】アドレス生成回路が方向制御回路の出力か
らどのようにしてアドレスを生成するのかについて説明
するにあたり、Ｘ−Ｙ座標と描画メモリの対応について
説明する。描画メモリの構成を図８に示す。ここで座標
（Ｘ，Ｙ）についてＸ≧０、Ｙ≧０という制限があるも
のとしている。図８において、３５は描画メモリ、３６
は１６ビットからなる１ワードである。描画メモリ３５
には文字 ’Ａ’が描かれている。描画メモリはリニア
（線形：１次元につながっている）であり、座標（０，
０）は描画メモリの開始アドレスＡのビット１５に対応
している。さらに、座標（１，０），（２，０），……
…，（１５，０）はアドレスＡのビット１４，１３，…
……，０に対応している。また、座標（１６，０）はア
ドレス（Ａ＋１）のビット１５に対応している。さら
に、座標（１７，０），（１８，０），………，（３
１，０）はアドレス（Ａ＋１）のビット１４，１３，…
……，０に対応している。Ｘ座標の最大値をＸｍａｘと
すると、座標（Ｘｍａｘ，０）はアドレス（Ａ＋Ｎ−
１）のビット０に対応している。従って、１ラインはＮ
ワードからなる。

【００４６】また、２ライン目の最初と最後の座標
（０，１）及び（Ｘｍａｘ，１）はそれぞれアドレス
（Ａ＋Ｎ）のビット１５とアドレス（Ａ＋２＊Ｎ−１）
のビット０に対応している。以下同様であり、Ｙ座標の
最大値をＹｍａｘとすると、（Ｙｍａｘ−１）ライン目
の最初と最後の座標（０，Ｙｍａｘ）及び（Ｘｍａｘ，
Ｙｍａｘ）はそれぞれアドレス（Ａ＋Ｙｍａｘ＊Ｎ）の
ビット１５とアドレス（Ａ＋（Ｙｍａｘ＋１）＊Ｎ−
１）のビット０である。従って、座標（Ｘ，Ｙ）からメ
モリアドレスＭｅｍ＿ａｄｄｒへの変換は次式により行
なわれる。

【００４７】Ｍｅｍ＿ａｄｄｒ＝Ａ＋Ｙ＊Ｎ＋ＦＬ（Ｘ／１６） ……（７）ただし、ＦＬ（ｒ）は少数点以下を切捨て、ｒを越えな
い最大の整数を意味している。また、座標（Ｘ，Ｙ）か
らワード内でのビットポジションＢｉｔ＿ｐｏｓへの変
換式は、Ｂｉｔ＿ｐｏｓ＝Ｍｏｄ１６（Ｘ） ……（８）である。ただし、Ｍｏｄ１６は１６の剰余系である。

【００４８】以上で説明した描画メモリを用いる時、図
７において各レジスタ及びインクリメンタ／デクリメン
タ３２の初期値を以下のように設定する。ただし、始点
の座標をＰ0 （Ｘ0 ，Ｙ0 ）とする。第１のレジスタ２７：Ｎ第２のレジスタ２８：Ｎ−１アドレジスタ３１：Ａ＋Ｙ0 ＊Ｎ＋ＦＬ（Ｘ0 ／１
６）インクリメンタ／デクリメンタ３２：Ｍｏｄ１６
（Ｘ0 ）ここで、Ｎは１ラインのワード数である。描画メモリに
おける１ワードが１６ビットからなるとしているので、
インクリメンタ／デクリメンタ３２はＭｏｄ１６の値を
格納するため４ビットしか必要としない。なお、Ｘ座標
がプラス方向、即ちあるワードから次のワードへ移動し
た場合にはカウンタはａｌｌ０に、またＸ座標がマイナ
ス方向、即ちあるワードから手前のワードへ移動した場
合にはカウンタはａｌｌ１になる。また、ラインレジス
タを２個用いているのは、ラインを越えた移動があった
場合の計算を容易にするためである。方向制御回路の出
力及びインクリメンタ／デクリメンタ３２の出力するａ
ｌｌ０信号とａｌｌ１信号に基づいて制御回路３３が生
成する制御信号を図９に示す。制御回路３３は、図９に
基づいて制御信号ｃｉｎ、ａｄｄ／ｓｕｂ，ｉｎｃ，ｄ
ｅｃ信号等を生成し、また、制御回路３３は、図９に基
づいて加減算器の第２入力として３つのレジスタのうち
１つを選択する。

【００４９】

【発明の効果】以上のように本発明によれば、各種線分
の描画をするときに、ＣＰＵからその線分に応じた定数
を座標計算回路に設定するだけでよいので、描画できる
曲線や直線の種類に応じてそれぞれ回路を設ける必要が
なくハードウェアが小型化できるとともに、座標計算を
行う際Ｘ座標とＹ座標の計算を交互に行うことでＸ座標
計算回路とＹ座標計算回路を共通化して１つの座標計算
回路をにすることができる。それにより、１つの座標計
算回路のコストを省くことができる。

【００５０】また、グラフィックユニットで１つのオペ
レーションを行うのに３クロックサイクル必要なのに対
し、座標計算回路で新しい座標とそれの移動すべき方向
を計算するのに２クロックサイクルしか要としないた
め、グラフィックマイクロコンピュータの性能を下げる
ことなくハードウェアを小型化することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示すグラフィックマイクロ
コンピュータと描画メモリのブロック図である。

【図２】本発明の共通化した座標計算回路のブロック
図である。

【図３】共通化した座標計算回路３の動作タイミング
を示す図である。

【図４】入力される座標の区分けを示す図である。

【図５】移動前の座標と移動後の座標の組合せと出力
信号の関係を説明する図である。

【図６】方向制御回路を説明する図である。

【図７】アドレス生成回路を説明する図である。

【図８】Ｘ−Ｙ座標と描画メモリの対応について説明
する図である。

【図９】アドレス生成回路の制御信号を説明する図で
ある。

【図１０】従来のグラフィックマイクロコンピュータ
と描画メモリのブロック図である。

【図１１】従来のグラフィックマイクロコンピュータ
の座標計算回路の内部構成を示すブロック図である。

【符号の説明】

１…ＣＰＵ、３…共通化した座標計算回路、３０〜３３
…ラッチ回路、４…方向制御回路、３４…バッファ、５
…グラフィックユニット、６…ＣＰＵインターフェース
バス、７…描画メモリ、８，９…定数レジスタ、１０，
１３，１６…加算器、１１，１２…２次差分レジスタ、
１４，１５…１次差分レジスタ、１７，１８…座標レジ
スタ、２３…Ｘ符号ビットラッチ回路、２７…Ｙ符号ビ
ットラッチ回路、１００〜１０５…選択回路、１０７…
制御回路、１０８…カウンタ。

Claims

【特許請求の範囲】

【請求項１】ＣＰＵから初期値が設定され、描くべき
線分を構成する点のＸ座標とＹ座標をＮ次多項式の値と
して交互に演算する座標演算手段と、座標演算手段によって演算されたＸ座標とＹ座標を遅延
させる遅延手段と、演算により求めたＸ座標およびＹ座標と、遅延したＸ座
標およびＹ座標とに基づき、描画ドットの進むべき移動
方向を演算する方向演算手段と、方向演算手段により演算された描画ドットの移動方向に
基づいて、書き込むべきドットが含まれるワードを描画
メモリから読み出し、読み出したワードに描画ドットを
書き込み、再び描画メモリに該ワードを書き込む描画手
段と、を有するグラフィックマイクロコンピュータ。
【請求項２】請求項１のグラフィックマイクロコンピ
ュータにおいて、前記座標演算手段は、さらにＮ次多項式の一次微分値よ
り座標の進行方向符号を算出し、前記方向演算手段は、
Ｘ座標およびＹ座標と、進行方向符号、遅延したＸ座標
およびＹ座標とに基づき、描画ドットの進むべき移動方
向を演算するグラフィックマイクロコンピュータ。
【請求項３】請求項１のグラフィックマイクロコンピ
ュータにおいて、Ｎ次多項式は３次式であり、前記座標演算手段は、設定された初期値をクロック毎に加算し、クロック数に
対する１次の項を求める１次項演算手段と、１次項演算手段で求めたクロック数に対する１次の項を
クロック毎に加算してクロック数に対する２次の項を求
める２次項演算手段と、２次項演算手段で求めたクロック数に対する２次の項を
クロック毎に加算してクロック数に対する３次の項を求
める３次項演算手段と、を有するグラフィックマイクロ
コンピュータ。
【請求項４】請求項３のグラフィックマイクロコンピ
ュータにおいて、前記座標演算手段は、２次項演算手段で求めた２次の項
の値を取り込んで進行方向符号として出力する進行方向
符号ラッチ手段を有するグラフィックマイクロコンピュ
ータ。
【請求項５】請求項３のグラフィックマイクロコンピ
ュータにおいて、１次項演算手段は、ＣＰＵからＸ座標に関する初期値が設定される第一の定
数レジスタと、ＣＰＵからＹ座標に関する初期値が設定される第二の定
数レジスタと、第一の定数レジスタと第二の定数レジスタの出力を交互
に選択して出力する第一の選択手段と、第一の選択手段の出力と第一の選択手段の出力に加算す
べき値とが入力される第一の加算器とからなり、２次項演算手段は、第一の選択手段により第一の定数レジスタの出力が選択
されているときは、第一の加算器の出力をラッチして出
力する第一の２次差分レジスタと、第一の選択手段により第二の定数レジスタの出力が選択
されているときは、第一の加算器の出力をラッチして出
力する第二の２次差分レジスタと、第一の２次差分レジスタと第二の２次差分レジスタの出
力を交互に選択して出力し、第一の加算器の第一の選択
手段の出力に加算すべき値とする第二の選択手段と、第一の２次差分レジスタと第二の２次差分レジスタの出
力を交互に選択して出力する第三の選択手段と、第三の選択手段の出力と第三の選択手段の出力に加算す
べき値とが入力される第二の加算器とからなり、３次項演算手段は、第三の選択手段により第一の２次差分レジスタの出力が
選択されているときは、第二の加算器の出力をラッチし
て出力する第一の１次差分レジスタと、第三の選択手段により第二の２次差分レジスタの出力が
選択されているときは、第二の加算器の出力をラッチし
て出力する第二の１次差分レジスタと、第一の１次差分レジスタと第二の１次差分レジスタの出
力を交互に選択して出力し、第二の加算器の第三の選択
手段の出力に加算すべき値とする第四の選択手段と、第一の１次差分レジスタと第二の１次差分レジスタの出
力を交互に選択して出力する第五の選択手段と、第五の選択手段と第五の選択手段の出力に加算すべき値
とを加算する第三の加算器と、第一の１次差分レジスタの出力が選択されているとき
は、第三の加算器の出力をラッチして出力する第一の座
標レジスタと、第二の１次差分レジスタの出力が選択されているとき
は、第三の加算器の出力をラッチして出力する第二の座
標レジスタと、第一の１次差分レジスタと第二の１次差分レジスタの出
力を交互に選択して出力し、第三の加算器の第五の選択
手段の出力に加算すべき値とする第六の選択手段とから
なることを特徴とするグラフィックマイクロコンピュー
タ。
【請求項６】請求項５のグラフィックマイクロコンピ
ュータにおいて、第一の１次差分レジスタの出力のＭＳＢを取り込んでＸ
符号ビットとして出力する第一の符号ビットラッチ回路
と、第二の１次差分レジスタの出力のＭＳＢを取り込んでＹ
符号ビットとして出力する第二の符号ビットラッチ回路
と、を有するグラフィックマイクロコンピュータ。
【請求項７】請求項１のグラフィックマイクロコンピ
ュータにおいて、前記遅延手段は、座標演算手段によって演算されたＸ座
標とＹ座標の値を出力クロックの１周期分ラッチして出
力する第一のラッチ手段と、第一のラッチ手段の出力を出力クロックの２周期分ラッ
チして出力する第二のラッチ手段と、からなるグラフィ
ックマイクロコンピュータ。
【請求項８】請求項１のグラフィックマイクロコンピ
ュータにおいて、演算回数を管理する制御手段を備え、該演算手段は２ク
ロックサイクル毎にデクリメントするカウンタを有し、
カウンタ値が０になったとき演算の終了信号を発するこ
とを特徴とするグラフィックマイクロコンピュータ。