JPS60156139A - 絶対差分計算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、２つの２進数の差の絶対値（絶対差分）を計
算する絶対差分計算回路に関する。

（従来技術） 従来、ｎビ、ト２進数の絶対差分の計算は、第１図に回
路図で示すような回路で実現されている。

この回路はｎビット２進数ＸとＹの絶対差分ＩＸ−Ｙｌ
を計算するものである。以下に第１図の回路の動作を説
明する。

ｎビット全加算器１にｎビット２進数ＸおよびＹを入力
する。ＹはＹｏｌに対する補数である。

ｎビットインバータアレイ１２は、Ｙｔ−入力しＹを出
力する。ｎビット全加算器１の和出力Ｓ１は次のように
なる。

Ｘ＞Ｙのときすなわち、けた上げＣＯＩが１のとき、Ｓ
ｌ”Ｓｌｌ　とすると、 Ｓ１□＝Ｘ＋Ｙ−（１１・・・・・・１）２である。ζ
こで、（１１・・・・・・１）２は全てのビットが”１
″であるｎビ、トの２進数、すなわち２”−１を現す（
以下においても同様である）。

Ｘ≦Ｙのとき、すなわちけた上げＣＯＩが０のとき、８
１−８１２とすると、 ｓ、２＝ｘ＋ｙ である。ｎビット全加算器２にはＸおよびＹが入力され
る。出力Ｓ２は、Ｘ≧Ｙのとき、すなわちけた上げＣＯ
２が０のとき、５２＝Ｓ２□とすると、Ｓ２．＝Ｘ＋Ｙ であり、ＸくＹのとき、すなわちけた上げ００２が１の
とき、５２＝８２□とすると、 Ｓ２□＝Ｘ＋Ｙ−（１１・・・・・・１）２である。と
ころで、 Ｓ１□−Ｘ＋Ｙ−（１１・・・・・・１）２千Ｘ−（（
１１・・・・・・ｉ　）２−Ｙ　）　＝Ｘ−Ｙとなる。

ここで、Ｘ＞Ｙであるから、 ｓ、１＝　ｘ−ｙ＝　ｔ　ｘ−ｙ　１ である。同様に、 ５２２＝Ｘ＋Ｙ−（１１・・・・・・１）２＝Ｙ＝−（
（１１・・・・・・１）２　Ｘ）＝Ｙ　Ｘである。ここ
で、Ｘ＜Ｙであるから、 Ｓ２□＝Ｙ−Ｘ＝　ｌ　Ｘ−Ｙ　ｌ となる。すなわち、けた上げ０石が１を示している全加
算器の出力Ｓは絶対差分ＩＸ−Ｙｌを現わしている。

また、Ｘ＝Ｙのときは全加算器１，２ともにけた上げ０
石はＯである。そのときは、全加算器２のけた上げＣＯ
２によってｎピッ１２人力ＡＮＤゲートアレイ５にゲー
トがかかシ、５の出力は（００・・・・・・０）２とな
る。いま、Ｘ＝Ｙであるから、 （００・・・・・・０）２＝ｌＸ−Ｙｌである。

以上のことよシ全加算器１のけ次上げＣＯＩが１のとき
、全加算器１の和出力Ｓ□はＩＸ−Ｙｌｔ−示し、Ｃ，
、＝００ときｎピッ１２人力ＡＮＤゲートアレイ５の出
力がＩＸ−Ｙｌを示す。従って、全加算器１のけた上げ
Ｃｏｔによって制御されたｎビットセレクタ６の出力２
は常にＩＡ−Ｂｉ′ｔ−示す。

（セレクｐ出力２はＳ＝１＋７）ときＺ−Ａ、Ｓ＝０の
ときＺ＝Ｂとなる）。

以上説明したように本回路は２個のｎビット２進数間の
絶対差分を計算出力する。しかし、この従来の絶対差分
計算回路は、ｎビット加算器２個、ｎビットセレクタ１
個、インバータ２ｎ個、２人力ＡＮＤゲートｎ個を必要
とするから、回路が大規模になるという欠点がある。

（発明の目的） 本発明の目的は、回路規模の小さい絶対差分計算回路の
提供にある。

（発明の構成） 本発明は、ｎ（ｎは正の整数）ビットの２進数Ｘ及びＹ
を受け両２進数の絶対差分１ｘ−ｙｌｔ出力する絶対差
分計算回路において、前記２進数Ｙの１に対する補数Ｙ
ｔ−生ずる回路と、前記Ｘ及びＹを加算する全加算器と
、第１及び第２の入力端子がそれぞれに設けであるｎ個
の２人力排他的論理和回路と、前記全加算器のｎビット
の和出力を前記第１の入力端子にそれぞれ導く手段と、
前記全加算器のけた上げ出力の反対論理を現す信号を前
記第２の入力端子にそれぞれ導く手段とを備える構成で
ある。

（実施例） 次に実施例を挙げ、本発明の詳細な説明する。

第２図は本発明の一実施例の回路図である。ｎビット全
加算器１０にｎビット２進数ＸおよびＹを入力する。■
はＹのＩＫ対する補数であり％”ビットインバータアレ
イ１２にＹｔ−加わえることによシ得られる。全加算器
ｌＯの出力Ｓは、Ｘ〉Ｙのとき、す々わちｃ’；；＝ｉ
のとき５＝ＳＯ１とすると、 ５ｏ１＝　Ｘ十Ｙ　（１１−−１＞　２である。また、
Ｘ≦Ｙのとき、すなわちｃ’；＝ｏのとき５＝Ｓｏ、と
すると、 ５ｏ２＝ｘ＋ｙ である。ｓｅｔ　＝ｘ＋ｙ−（１１・・・・・・１）２
は前述したようＫＩＸ−Ｙｌそのものである。

Ｃ１＝００とき、ｎビット２人力排他的論理和ゲートア
レイ１４の出力は、Ｓ０２の１に対する補数８０２を出
力する。

８．２＝Ｘ＋Ｙ＝　（１１・・・・−１）２−（Ｘ＋Ｙ
）＝　（（１１・・・・・・１　）２−Ｙ　）　−Ｘ＝
Ｙ−Ｘここで、Ｘ≦Ｙであるから、５ｏ２＝Ｙ−Ｘ＝ｌ
Ｘ−Ｙｌ一方、Ｃ’：＝１のとき、排他的論理和ゲート
アレイ１４はＳ。１そのものを出力する。従って、排他
的論理和ゲートアレイ１４の出力は常にＩＸ−Ｙｌを示
す。すなわち、第２図の回路は第１図の回路と論理的に
等価である。

（発明の効果） 以上説明したように、本発明の絶対差分計算回路は、ｎ
ビット全加算器１個と、排他的論理和ゲ−）ｎ個と、イ
ンバータ（ｎ＋１）個とで構成できる。従りて、本発明
によれば、回路規模が小さく、ひいては安価な絶対差分
計算回路が提供できる。

【図面の簡単な説明】

第１図は従来の絶対差分計算回路の回路図、第２図は本
発明の一実施例の回路図である。 １．２．１０・・・・・・ｎビット全加算器、３．４．
１２・・・・・・ｎビットインバータアレイ、１３・・
・・・・インバータ、５・・・・・・ｎビ、ト２人力Ａ
ＮＤゲートアレイ、６・・・・・・ｎビット２人カセレ
クタ、１４・・・・・・ｎビ、ト２人力排他的論理和ゲ
ートアレイ。 代理人　弁理士　内　原　晋

Claims (1)

【特許請求の範囲】
1. ｎ（ｎは正の整数）ビットの２進数Ｘ及びＹｔ受は両２
   進数の絶対差分ＩＸ−Ｙｌを出力する絶対差分計算回路
   において、前記２進数Ｙ０１に対する補数Ｙを生ずる回
   路と、前記Ｘ及びＹを加算する全加算器と、第１及び第
   ２の入力端子がそれぞれに設けであるｎ個の２人力排他
   的論理和回路と、前記全加算器のｎビットの和出力を前
   記第１の入力端子にそれぞれ導く手段と、前記全加算器
   のけた上は出力の反対論理を現す信号を前記第２の入力
   端子にそれぞれ導く手段とを備える絶対差分計算回路。