JPS61290534A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号演算回路、特に、２個の入力信号の差の
絶対値を演算する回路に関する。

（従来技術およびその問題点） ２の補数表現による２個のデジタル信号Ａ、　　Ｂの差
の絶対値ＩＡ−Ｂｌを求める演算は、デジタル信号処理
の中で重要な演算の１つである。例えば、伝送路歪を除
去する自動等化器システムを実現する上で、Ｚ　Ｆ　（
Ｚｓｒｏ　Ｆｏｒａｉｎ＃　）アルゴリズムを用いる場
合、自動等化器出力と入力信号との差（誤差信号）の絶
対値を最小にするように、重み係数を計算するから、上
記絶対値演算は重要である。さらに、これらの応用では
、実時間信号処理を必要とするから、演算の高速化が重
要となる。

第３図は従来のＩＡ−Ｂｌ演算す・る演算回路の一例を
示すブロック図であｂ）１０１は（ム−Ｂ）を演算する
減算回路、１０２は符号反転回路である。今、信号線１
０３．１０４に入力される信号をそれぞれＡおよびＢと
する。１０１の出力線１０５には、Ａ、　　Ｂの差Ｃ＝
（ム−Ｂ）が出力される。次に１０２はＣの符号を判定
し、この符号が正の場合、Ｃがそのまま出力線１０６に
］）＝（として出力される。一方、Ｃの符号が負の場合
、１０２はこれを反転し、出力信号ｐ＝−ｃを１０６に
出力する。一般に１０２は減算回路で構成されＤ＝Ｑ−
ｃの演算を行なう。この結果、Ｂ２１人−Ｂ１が得られ
る。しかし、この従来の演算回路は減算回路を２個巖属
接続してなるから、従来回路には演算時間が長いという
問題点があった。

そこで、本発明の目的は、短かい演算時間で絶対値の演
算が行なえる演算回路の提供にある。

（問題点を解決するための手段） 前述の問題点を解決するために本願の第１の発明が提供
する演算回路は複数ビットの２の補数で表現された第１
の入力信号から複数ビットの２の補数で表現された第２
の入力信号を減ずる第１の減算回路と、前記第２の入力
信号殊ら前記第１の入力信号を減ずる第２の減算回路と
、前記第１の減算回路が出力する第１の出力信号と前記
第２の減算回路が出力する第２の出力信号のうちのいず
れか一方の出力信号の符号に応じて前記第１又は第２の
出力信号のうちのいずれか一方を選択する選択回路とか
らなることを特徴とする。

また、前述の問題点を解決するために本願の第２の発明
が提供する演算回路は、複数ビットの２の補数で表現さ
れた第１の入力信号から複数ビットの２の補数で表現さ
れた第２の入力信号を減ずる第１の減算回路と、前記第
２の入力信号から前記第１の入力信号を減ずる第２の減
算回路と、前記第１の減算回路が出力する第１の出力信
号と前記第２の減算回路が出力する第２の出力信号のう
ちのいずれか一方の出力信号の符号に応じて前記第１又
は第２の出力信号のうちのいずれか一方を選択する選択
回路とからなｂ）前記第１の出力信号が正の場合には前
記選択回路は前記第１の出力信号を出力し、前記第１の
出力信号が負の場合には前記選択回路は前記第２の出力
信号を出力することを特徴とする。

（作用） 第１図は本願の第１の発明に対応する構成の演算回路の
ブロック図である。１は第１の減算回路である。１には
、第１の入力信号Ａと第２の入力信号Ｂがそれぞれ第１
の入力線１１．第２の入力線１２から入力される。１４
は、１の出力線で、演算結果（ム−Ｂ）が出力される。

２は：第２の減算回路である。２の出力線１５には、演
算結果（Ｂ−Ａ）が出力される。３は、選択回路で、１
４．１５のうちいずれか一方の信号線の結果を出力線１
６に出力する。１６は、本演算回路の出力線となる。３
は、次に示す動作を行なう。１４の出力結果の最大ビッ
トをチェックする。２の補数表示の信号は、最大ビット
が１０１であれば正の値を、。％１１であれば負の値を
示す。もし、最大ビットが％Ｏｌの場合、１４の出力結
果、即ち（Ａ−Ｂ）が正であることを意味する。この場
合、選択回路３では、１６に、１４の結果を出力する。

一方、最大ビットが％１１の場合、１４の出力結果、即
ち（ム−Ｂ）が負であることを意味する。

この場合、１５の出力結果％（Ｂ−Ａ）が正であるから
、選択回路３では、１６に１５の結果を出力する。以上
のことから、本発明による構成を用いれば、１つの減算
回路の減算時間にほぼ等しい時間で、２つの入力信号Ａ
、　Ｅの差の絶対値ＩＡ−Ｂｌを演算することができる
。

（実施例） 第２図は本願の第１及び第２の発明の一実施例に用いる
選択回路３の具体例を示す回路図である。

１４−１は減算回路１の出力線１４のうちの最大ビット
信号線、１４−２〜１４−Ｎは１の出力線１４の最大ビ
ット以外の信号線で、最小ビット１４−Ｎから順にθビ
ット目、１ビツト目、・・・・・・・・・となっている
。１５−１〜１５−Ｎは減算回路２の出力１５の信号線
で、最小ピッ）１５−Ｎから最大ビット１５−Ｉｔで順
ＫＯビット目、１ビツト目、・・・・・・・・・となっ
ている。１６−１〜１６−Ｎも同様に出力線１６のうち
の信号線を表わしている。２１はＮＯＴゲートである。

２２−１．２３−１＋２４−１は１ビット選択回路２５
−１を構成するＮＡＮＤゲートで、出力線１６−１へ出
力する信号として、１４−１又は１５−１の信号を選択
する。以下、２５−２．２５−３．・・・・・・・・・
。

２５−Ｎは各ビット毎に設けられた選択回路で、２５−
１と同一回路構成である。

今、１４−１の信号が′Ｏｌの場合、即ち、１での演算
結果（Ａ−Ｂ）が正の場合を考える。この時、３０は％
ｌＩとなるから、選択回路２５−１〜２５−Ｎは、信号
線１４−１〜１４−Ｍの値を選択し、１６−１〜１６−
Ｍに出力する。従って、１６−１〜１６−Ｈには、演算
結果（Ａ−Ｂ）（正の値）が得られる。次に１４−１の
信号が％１１の場合、即ち、ｌでの演算結果（Ａ−Ｂ）
が負の場合を考える。このとき、ＮＯＴゲート２１の出
力３０は％Ｏｌとなるから、選択回路２５−１〜２５−
Ｎは、信号線１５−１〜１５−Ｎの値を選択し、１６−
１〜１６−Ｎに出力する。

従って、１６−１〜１６−Ｈには演算結果、（Ｂ−Ａ）
（正の値）が得られる。以上述べたように、第２図の回
路を第１図の選択回路３に用いれば、所望の演算結果、
すなわち、第１の入力信号ムと第２の入力信号Ｂの差の
絶対値が得られる。

以上述べた説明において、選択回路３の回路例（第２図
）は−例であって、必ずしもこれに限らない。先に述べ
た選択回路の動作を実現できるものであれば、いずれの
回路を用いてもかまわない。

（発明の効果） 本発明によれば、２個の信号の差の絶対値演算が高速に
行なうことができる。従って、本発明の演算回路を用い
れば、例えば、自動等化器等、デジタル信号処理におい
て、誤差信号の最小化等の演算を高速に行なうことが可
能である。従って、本発明による演算回路は、デジタル
信号処理等の重要な構成要素として、デジタル信号処理
の高性能化に大いに貢献できる。

【図面の簡単な説明】

第１図は本願の第１の発明に対応する構成の演算回路の
ブロック図、第２図は本願の第１及び第２の発明の一実
施例における選択回路の一具体例を示す回路図、第３図
は従来の絶対値演算回路のブロック図である。 代理人　　弁理士　　本　庄　伸　介 第１図

Claims (2)

【特許請求の範囲】
1. （１）複数ビットの２の補数で表現された第１の入力信
   号から複数ビットの２の補数で表現された第２の入力信
   号を減ずる第１の減算回路と、前記第２の入力信号から
   前記第１の入力信号を減ずる第２の減算回路と、前記第
   １の減算回路が出力する第１の出力信号と前記第２の減
   算回路が出力する第２の出力信号のうちのいずれか一方
   の出力信号の符号に応じて前記第１又は第２の出力信号
   のうちのいずれか一方を選択する選択回路とからなるこ
   とを特徴とする演算回路。
2. （２）複数ビットの２の補数で表現された第１の入力信
   号から複数ビットの２の補数で表現された第２の入力信
   号を減ずる第１の減算回路と、前記第２の入力信号から
   前記第１の入力信号を減ずる第２の減算回路と、前記第
   １の減算回路が出力する第１の出力信号と前記第２の減
   算回路が出力する第２の出力信号のうちのいずれか一方
   の出力信号の符号に応じて前記第１又は第２の出力信号
   のうちのいずれか一方を選択する選択回路とからなｂ）
   前記第１の出力信号が正の場合には前記選択回路は前記
   第１の出力信号を出力し、前記第１の出力信号が負の場
   合には前記選択回路は前記第２の出力信号を出力するこ
   とを特徴とする演算回路。