JPS61296427A - 算術論理ユニツトとその駆動方法 - Google Patents
算術論理ユニツトとその駆動方法Info
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- JPS61296427A JPS61296427A JP60138822A JP13882285A JPS61296427A JP S61296427 A JPS61296427 A JP S61296427A JP 60138822 A JP60138822 A JP 60138822A JP 13882285 A JP13882285 A JP 13882285A JP S61296427 A JPS61296427 A JP S61296427A
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- Japan
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- subtraction
- circuit
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、マイクロコンピュータ、マイクロプロセッサ
、デジタルシグナルプロセッサ等を構成する最も基本的
でかつ重要な算術論理ユニット（Ａｒｉｔｈｍａｔｉｃ
ＬＯＩＩｉＣＵｎｉｔ、略名ＡＬＴＯ）及びその駆動
方法に関する。
、デジタルシグナルプロセッサ等を構成する最も基本的
でかつ重要な算術論理ユニット（Ａｒｉｔｈｍａｔｉｃ
ＬＯＩＩｉＣＵｎｉｔ、略名ＡＬＴＯ）及びその駆動
方法に関する。
（従来技術およびその問題点）
ＡＬＵ＃″ｉ、２個のデジタル入力信号の論理演算（論
理積、論理和、排他的論理和等）や算術演算（加算、減
３りを行なう演算ユニットで、コンピュータの最も重要
なブロックである。デジタル入力信号は通常２の補数表
示で数値を表現する。このように数値を２の補数で表現
するのけ、算術演算において、数値の正負を表現しやす
い、加算回路と減算回路とがほぼ等しい回路で構成でき
る等の理由による。
理積、論理和、排他的論理和等）や算術演算（加算、減
３りを行なう演算ユニットで、コンピュータの最も重要
なブロックである。デジタル入力信号は通常２の補数表
示で数値を表現する。このように数値を２の補数で表現
するのけ、算術演算において、数値の正負を表現しやす
い、加算回路と減算回路とがほぼ等しい回路で構成でき
る等の理由による。
通常のＡＬＵは、先に示した様な複数の演算機能を有し
、これらを有効に利用すれば、他の演算。
、これらを有効に利用すれば、他の演算。
例えば、乗算、除算等も行なえる。基本的な四則演算の
他に、重要な演算として、絶対値演算がある。特に、大
切なものは、２つの入力信号、Ａ。
他に、重要な演算として、絶対値演算がある。特に、大
切なものは、２つの入力信号、Ａ。
Ｂの差の絶対値演算、ＩＡ−Ｂｌである。例えば、伝送
信号の歪を除去する自動等化器において伝送信号のサン
プル値と参照信号の差（誤差信号）の絶対値が最小とな
るようなアルゴリズムを使用する場合等に必要である。
信号の歪を除去する自動等化器において伝送信号のサン
プル値と参照信号の差（誤差信号）の絶対値が最小とな
るようなアルゴリズムを使用する場合等に必要である。
ところが従来のＡＴＪＵにこの機能がないから、いろい
ろの工夫が行なわれていた。
ろの工夫が行なわれていた。
第３図は、従来の絶対値演算方式の一例を示すブロック
図である。１０１は従来の算術論理ユニットである。１
０１には減算機能があるが、絶対値演算機能はない。１
０２は符号反転回路である。
図である。１０１は従来の算術論理ユニットである。１
０１には減算機能があるが、絶対値演算機能はない。１
０２は符号反転回路である。
今、入力線１０３．１０４に入力される信号をそれぞれ
Ａ、 Ｂとする。１０１の出力の信号線１０５には、
減算結果Ｃ＝（Ａ−Ｂ ）が出力される。次に、１０２
は減算結果Ｃの符号を判定し、この符号が正の場合、減
算結果Ｃがそのまま出力信号線１０６に出力される。即
ち、Ｄ＝Ｃとなる。一方、Ｃの符号が負の場合、これを
反転しｐ＝−ｃを１０６に出力する。一般に１０２は減
算回路で構成され、Ｄ＝Ｑ−Ｃの演算を行なう。以上の
作動により、出力信号線１０６の信号りとして、ｐ＝Ｉ
Ａ−Ｂｌが得られる。この第３図の方式は、従来のＡＬ
Ｕと減算回路とを縦続に接続してなるから、従来方式に
は演算時間が長い等の問題点がある。従って、リアルタ
イムで入力信号の信号処理を行なうことを主目的とした
デジタルシグナルプロセッサの高速化の障害の１つとな
っている。これを高速化する方法としては、１０１と１
０２をそれぞれ別のクロック周期で動作させる方法すな
わち、パイプラインアーキテクチャがある。この場合、
動作速度は１０１又は１０２個々の演算時間のみで決定
されるから、実効的に高速化が可能である。しかし、外
部から入力する命令が２個の命令に分割されるから、命
令数の増加、命令の複雑化という新たな問題が発生する
。
Ａ、 Ｂとする。１０１の出力の信号線１０５には、
減算結果Ｃ＝（Ａ−Ｂ ）が出力される。次に、１０２
は減算結果Ｃの符号を判定し、この符号が正の場合、減
算結果Ｃがそのまま出力信号線１０６に出力される。即
ち、Ｄ＝Ｃとなる。一方、Ｃの符号が負の場合、これを
反転しｐ＝−ｃを１０６に出力する。一般に１０２は減
算回路で構成され、Ｄ＝Ｑ−Ｃの演算を行なう。以上の
作動により、出力信号線１０６の信号りとして、ｐ＝Ｉ
Ａ−Ｂｌが得られる。この第３図の方式は、従来のＡＬ
Ｕと減算回路とを縦続に接続してなるから、従来方式に
は演算時間が長い等の問題点がある。従って、リアルタ
イムで入力信号の信号処理を行なうことを主目的とした
デジタルシグナルプロセッサの高速化の障害の１つとな
っている。これを高速化する方法としては、１０１と１
０２をそれぞれ別のクロック周期で動作させる方法すな
わち、パイプラインアーキテクチャがある。この場合、
動作速度は１０１又は１０２個々の演算時間のみで決定
されるから、実効的に高速化が可能である。しかし、外
部から入力する命令が２個の命令に分割されるから、命
令数の増加、命令の複雑化という新たな問題が発生する
。
そこで、本発明の目的は、従来の問題を解消し、２つの
入力信号の差の絶対値演算命令が他の論理演算や算術演
算と同様に１命令で実行でき、しかも絶対値演算が加算
や減算演算と同様に短い演算時間にて実行できるＡＬＵ
およびその駆動方法を提供することＫある。
入力信号の差の絶対値演算命令が他の論理演算や算術演
算と同様に１命令で実行でき、しかも絶対値演算が加算
や減算演算と同様に短い演算時間にて実行できるＡＬＵ
およびその駆動方法を提供することＫある。
（問題点を解決するための手段）
前述の問題点を解決するために本願の第１の発明が提供
する算術論理ユニットは、複数ビットの２の補数で表現
される第１の入力信号と第２の入力信号との論理積、論
理和、排他的論理和その他の論理演算並びに前記第１の
入力信号に前記第２の入力信号を加える加算演算及び前
記第１の入力信号から前記第２の入力信号を減ずる減算
演算を行なう算術論理回路と、前記第２の入力信号から
前記第１の入力信号を減ずる減算回路と、前記算術論理
回路の出力信号と前記減算回路の出力信号のうちのいず
れか一方を選択する選択回路とからなることを特徴とす
る。
する算術論理ユニットは、複数ビットの２の補数で表現
される第１の入力信号と第２の入力信号との論理積、論
理和、排他的論理和その他の論理演算並びに前記第１の
入力信号に前記第２の入力信号を加える加算演算及び前
記第１の入力信号から前記第２の入力信号を減ずる減算
演算を行なう算術論理回路と、前記第２の入力信号から
前記第１の入力信号を減ずる減算回路と、前記算術論理
回路の出力信号と前記減算回路の出力信号のうちのいず
れか一方を選択する選択回路とからなることを特徴とす
る。
また、前述の問題点を解決するために本願の第２の発明
が提供する手段は、複数ビットの２の補数で表現される
第１の入力信号と第２の入力信号との論理積、論理和、
排他的論理和その他の論理演算並びに前記第１の入力信
号に前記第２の入力信号を加える加算演算及び前記第１
の入力信号から前記第２の入力信号を減ずる減算演算を
行なう算術論理回路と、前記第２の入力信号から前記第
１の入力信号を減ずる減算回路と、前記算術論理回路の
出力信号と前記減算回路の出力信号のうちのいずれか一
方を選択する選択回路とからなる算術論理ユニットの駆
動方法であって：第１の動作モードでは；前記算術論理
回路の演算モードを論理積モード、論理和モード、排他
的論理和モードその他の論理演算モード又は加算モード
若しくは減算モードの算術モードのうちのいずれか１つ
に演算モードを設定し、前記選択回路に前記算術論理回
路の出力信号を選択させ、前記第１及び第２の入力信号
の論理積、論理和、排他的論理和その他の論理演算の結
果又は加算若しくは減算の結果のうちの１つを出力させ
：第２の動作モードでは；前記算術論理回路を減算モー
ドにし、前記算術論理回路に前記第１の入力信号から前
記第２の入力信号を減じた減算結果を出力させ、この減
算結果が正の場合には前記選択回路に前記算術論理回路
の出力信号を選択させ、前記減算結果が負の場合には前
記選択回路に前記減算回路の出力信号を選択させて前記
第１及び第２の入力信号の差の絶対値演算結果を出力さ
せることを特徴とする。
が提供する手段は、複数ビットの２の補数で表現される
第１の入力信号と第２の入力信号との論理積、論理和、
排他的論理和その他の論理演算並びに前記第１の入力信
号に前記第２の入力信号を加える加算演算及び前記第１
の入力信号から前記第２の入力信号を減ずる減算演算を
行なう算術論理回路と、前記第２の入力信号から前記第
１の入力信号を減ずる減算回路と、前記算術論理回路の
出力信号と前記減算回路の出力信号のうちのいずれか一
方を選択する選択回路とからなる算術論理ユニットの駆
動方法であって：第１の動作モードでは；前記算術論理
回路の演算モードを論理積モード、論理和モード、排他
的論理和モードその他の論理演算モード又は加算モード
若しくは減算モードの算術モードのうちのいずれか１つ
に演算モードを設定し、前記選択回路に前記算術論理回
路の出力信号を選択させ、前記第１及び第２の入力信号
の論理積、論理和、排他的論理和その他の論理演算の結
果又は加算若しくは減算の結果のうちの１つを出力させ
：第２の動作モードでは；前記算術論理回路を減算モー
ドにし、前記算術論理回路に前記第１の入力信号から前
記第２の入力信号を減じた減算結果を出力させ、この減
算結果が正の場合には前記選択回路に前記算術論理回路
の出力信号を選択させ、前記減算結果が負の場合には前
記選択回路に前記減算回路の出力信号を選択させて前記
第１及び第２の入力信号の差の絶対値演算結果を出力さ
せることを特徴とする。
（作用）
第１図は本願の第４の発明に対応する構成の算術論理ユ
ニット（Ａｌｌ、Ｕ ）を示すブロック図であり、１は
算術論理ブロック、２は減算回路、３は選択回路である
。１には、第１の入力信号Ａと第２の入力信号Ｂがそれ
ぞれ第１の入力信号線１１゜第２の入力信号線１２から
入力される。１３は命令信号線で、これにより１の演算
モードが決定される。演算モードは通常、論理積、論理
和、排他的論理和、加算、減算等に分けられ、信号線１
４には、これらの演算結果のうち、命令信号線１３によ
り指定された演算結果が出力される。２０減算回路の出
力の信号線１５には、減算結果（Ｂ−Ａ）が出力される
。３は、選択回路で、１３から入力される演算モードに
より、１４．１５のうちいずれか一方の信号線の結果を
信号線１６に、算術論理ユニット（ＡＬＵ）の出力信号
りとして出力する。なお、信号線１１．１２．１３，１
４，１５゜１６はそれぞれ対応する信号のビット数本で
構成される。
ニット（Ａｌｌ、Ｕ ）を示すブロック図であり、１は
算術論理ブロック、２は減算回路、３は選択回路である
。１には、第１の入力信号Ａと第２の入力信号Ｂがそれ
ぞれ第１の入力信号線１１゜第２の入力信号線１２から
入力される。１３は命令信号線で、これにより１の演算
モードが決定される。演算モードは通常、論理積、論理
和、排他的論理和、加算、減算等に分けられ、信号線１
４には、これらの演算結果のうち、命令信号線１３によ
り指定された演算結果が出力される。２０減算回路の出
力の信号線１５には、減算結果（Ｂ−Ａ）が出力される
。３は、選択回路で、１３から入力される演算モードに
より、１４．１５のうちいずれか一方の信号線の結果を
信号線１６に、算術論理ユニット（ＡＬＵ）の出力信号
りとして出力する。なお、信号線１１．１２．１３，１
４，１５゜１６はそれぞれ対応する信号のビット数本で
構成される。
以下、第１図を参照して、本願の第２の発明によるＡＬ
Ｕの駆動方法を説明する。まず、１３から、絶対値演算
以外の演算命令が入力された場合（この場合が前述の第
１の動作モードである）、例えば、減算命令が入力され
た場合を考える。この時、１は減算モードに設定される
から、１４には、演算結果（Ａ−Ｂ）が出力される。一
方、２は常時（Ｂ−Ａ）の演算を行ない、１５には（Ｂ
−Ａ）が出力される。しかし、この場合、３は１６の信
号が１４の信号に等しくなるように設定されておシ、算
術論理ユニットの出力信号りは（Ａ−Ｂ）となる。絶対
値演算以外の演算命令の場合は、同様な動作を行ない、
演算命令に従った出力結果がＤとなる。
Ｕの駆動方法を説明する。まず、１３から、絶対値演算
以外の演算命令が入力された場合（この場合が前述の第
１の動作モードである）、例えば、減算命令が入力され
た場合を考える。この時、１は減算モードに設定される
から、１４には、演算結果（Ａ−Ｂ）が出力される。一
方、２は常時（Ｂ−Ａ）の演算を行ない、１５には（Ｂ
−Ａ）が出力される。しかし、この場合、３は１６の信
号が１４の信号に等しくなるように設定されておシ、算
術論理ユニットの出力信号りは（Ａ−Ｂ）となる。絶対
値演算以外の演算命令の場合は、同様な動作を行ない、
演算命令に従った出力結果がＤとなる。
次に、絶対値演算、即ち、ＩＡ−Ｂｌの演算の場合（こ
の場合が前述の第２の動作モードである）を説明する。
の場合が前述の第２の動作モードである）を説明する。
この時、１は減算モードに設定され、１４には（Ａ−Ｂ
）が出力され、一方、１５には（Ｂ−Ａ）が出力される
。３では、次の様な演算が行なわれる。まず、１４に出
力されている結果、（Ａ−Ｂ）の符号を判定する。２の
補数表示の場合は、最大ビットが気Ｏ〃の場合に正、１
１〃の場合に負を示す。最大ビットを判定し、 １０〃
の場合、１４の信号（Ａ−Ｂ）を１６へ出力する。
）が出力され、一方、１５には（Ｂ−Ａ）が出力される
。３では、次の様な演算が行なわれる。まず、１４に出
力されている結果、（Ａ−Ｂ）の符号を判定する。２の
補数表示の場合は、最大ビットが気Ｏ〃の場合に正、１
１〃の場合に負を示す。最大ビットを判定し、 １０〃
の場合、１４の信号（Ａ−Ｂ）を１６へ出力する。
一方、′ｌ〃の場合１５の信号（Ｂ−Ａ）を１６へ出力
する。即ち、（Ａ−Ｂ）が正の場合、Ｄが（Ａ−Ｂ）と
なり、（Ａ−Ｂ）が負の場合、Ｄが（Ｂ−Ａ）となる。
する。即ち、（Ａ−Ｂ）が正の場合、Ｄが（Ａ−Ｂ）と
なり、（Ａ−Ｂ）が負の場合、Ｄが（Ｂ−Ａ）となる。
ｌ Ａ−Ｂ １＝＝ｌ Ｂ−Ａ ｌであるから、Ｄには
常に正の値、すなわちＩＡ−Ｂｌが出力されることにな
る。
常に正の値、すなわちＩＡ−Ｂｌが出力されることにな
る。
（実施例）
第２図に本願の第１の発明の一実施例における選択回路
の具体例を回路図で示す。従って、本図の回路は第１図
の選択回路３の具体例であり、１３−１は、命令線１３
の中の１本で、１３−１の命令の値が１１Ｎのとき第２
の動作モードになり絶対値演算を命令し、嘔Ｏ“のとき
第１の動作モードになり絶対値演算以外の演算を命令す
るとする。１４−１は、算術論理ブロック１の出力の信
号線１４の最大ビット信号線、１４−２〜１４−Ｎは、
信号線１４の最大ビット以外の信号線で最小ビット１．
４−Ｎから順に、Ｏビット目、１ビツト目・・・・・・
・・・となっている。１５−１〜１５−Ｎは減算回路２
の信号線１５の各ビット毎の信号線で、鐘小ビット１５
−Ｎから最大ビット１５−１まで順に、０ビツト目、１
ビツト目、・・・・・・・・・となっている。１６−１
−１６−Ｎも同様に、出力信号線１６の各ビットごとの
信号線を表わしていん２０．２１はそれぞれＮＡＮＤゲ
ート、ＮＯＴゲートである。２２−１．２３−１．２４
−１は、１ビット選択回路２５−１を構成するＮＡＮＤ
ゲートで、信号線１６−１の値と１−で、信号線１４−
１又は１５−１の値を選択する。以下、２５−２．２５
−３・・・・・・・・〜２５−Ｎは、各ビット毎に設け
られた選択回路で、２５−１と同じ回路構成である。
の具体例を回路図で示す。従って、本図の回路は第１図
の選択回路３の具体例であり、１３−１は、命令線１３
の中の１本で、１３−１の命令の値が１１Ｎのとき第２
の動作モードになり絶対値演算を命令し、嘔Ｏ“のとき
第１の動作モードになり絶対値演算以外の演算を命令す
るとする。１４−１は、算術論理ブロック１の出力の信
号線１４の最大ビット信号線、１４−２〜１４−Ｎは、
信号線１４の最大ビット以外の信号線で最小ビット１．
４−Ｎから順に、Ｏビット目、１ビツト目・・・・・・
・・・となっている。１５−１〜１５−Ｎは減算回路２
の信号線１５の各ビット毎の信号線で、鐘小ビット１５
−Ｎから最大ビット１５−１まで順に、０ビツト目、１
ビツト目、・・・・・・・・・となっている。１６−１
−１６−Ｎも同様に、出力信号線１６の各ビットごとの
信号線を表わしていん２０．２１はそれぞれＮＡＮＤゲ
ート、ＮＯＴゲートである。２２−１．２３−１．２４
−１は、１ビット選択回路２５−１を構成するＮＡＮＤ
ゲートで、信号線１６−１の値と１−で、信号線１４−
１又は１５−１の値を選択する。以下、２５−２．２５
−３・・・・・・・・〜２５−Ｎは、各ビット毎に設け
られた選択回路で、２５−１と同じ回路構成である。
今、命令線１３−１の値が１０１の場合、ＮＡＮＤゲー
ト２０の出力の信号線３０の値は、信号線１４−１の値
にかかわらず、常に１１〃である。
ト２０の出力の信号線３０の値は、信号線１４−１の値
にかかわらず、常に１１〃である。
従って、ＮＯＴゲート２１の出力の信号線３１の値は常
に箋０〃となり、選択回路２５−１では、信号線１６−
１の値と信号線１４−１の値とが等しくなる。選択回路
２５−２〜２５−Ｎも同じ動作を行ない、これらの出力
の信号線１６−１〜１６−Ｈの値は、信号線１４−１〜
１４−Ｎの値にそれぞれ等しくなる。即ち、選択回路３
では常に算術論理回路の出力が選択される。
に箋０〃となり、選択回路２５−１では、信号線１６−
１の値と信号線１４−１の値とが等しくなる。選択回路
２５−２〜２５−Ｎも同じ動作を行ない、これらの出力
の信号線１６−１〜１６−Ｈの値は、信号線１４−１〜
１４−Ｎの値にそれぞれ等しくなる。即ち、選択回路３
では常に算術論理回路の出力が選択される。
次に信号線１３−１の値が１１“の場合、すなわち絶対
イ１ｕ演算モードの場合を考える。この時、ＮＡＮＤゲ
ート２０の出力の信号線３０の値は信号線１４−１の値
の反転値であす、例えば、信号線１４−１の値が１０１
の場合、信号線３０の値が％１Ｆとなる。まず、信号線
１４−１の値が％０〃、すなわち算術論理回路１の出力
に正の信号（Ａ−Ｂ）が出力されている場合について述
べる。このとき、信号線３０．３１の値はそれぞれ１１
〃、および−ＯＮとなる。従って、選択回路２５−１〜
２５−Ｎにおいて、信号線１４−１〜１４−Ｎの値が選
択され、信号線１６−１〜１６−Ｈに出力される。すな
わち、算術論理コーニットの出力は正の信号（Ａ−Ｂ）
となる。次に、信号線１４−１の値が１１１１すなわち
算術論理回路１の出力に負の信号（Ａ−Ｂ）が出力され
ている場合について述べる。このとき、信号線３０．３
１の値はそれぞれ気０〃および東１〃となる。従って、
選択回路２５−１〜２５−Ｎにおいて信号線１５−１〜
１５−Ｎの値が選択され、信号線１６−１〜１６−Ｎに
出力される。信号線１５−１〜１５−Ｎには常に（Ｂ−
Ａ）の値が存在しているから、算術論理ユニットの出力
は正の値（Ｂ−Ａ）となる。従って、２個の入力信号の
差の絶対値を出力することができる。
イ１ｕ演算モードの場合を考える。この時、ＮＡＮＤゲ
ート２０の出力の信号線３０の値は信号線１４−１の値
の反転値であす、例えば、信号線１４−１の値が１０１
の場合、信号線３０の値が％１Ｆとなる。まず、信号線
１４−１の値が％０〃、すなわち算術論理回路１の出力
に正の信号（Ａ−Ｂ）が出力されている場合について述
べる。このとき、信号線３０．３１の値はそれぞれ１１
〃、および−ＯＮとなる。従って、選択回路２５−１〜
２５−Ｎにおいて、信号線１４−１〜１４−Ｎの値が選
択され、信号線１６−１〜１６−Ｈに出力される。すな
わち、算術論理コーニットの出力は正の信号（Ａ−Ｂ）
となる。次に、信号線１４−１の値が１１１１すなわち
算術論理回路１の出力に負の信号（Ａ−Ｂ）が出力され
ている場合について述べる。このとき、信号線３０．３
１の値はそれぞれ気０〃および東１〃となる。従って、
選択回路２５−１〜２５−Ｎにおいて信号線１５−１〜
１５−Ｎの値が選択され、信号線１６−１〜１６−Ｎに
出力される。信号線１５−１〜１５−Ｎには常に（Ｂ−
Ａ）の値が存在しているから、算術論理ユニットの出力
は正の値（Ｂ−Ａ）となる。従って、２個の入力信号の
差の絶対値を出力することができる。
以上の実施例において、算術論理ブロックｌは、従来の
ＡＬＵと置きかえても同様に動作する。従って、演算機
能はここに示１−だものに限らない。
ＡＬＵと置きかえても同様に動作する。従って、演算機
能はここに示１−だものに限らない。
（発明の効果）
本発明によれば、２個の信号の差の絶対値演算が、ｌ命
令で、しかも、他の算術演算、例えば、加算、減算と同
様に高速に行なえるＡ Ｉ、 Ｕ及びその駆動方法が提
供できる。そこで、本発明のＡＬＩＪ又はその駆動方法
を用いることにより、例えば自動等化器等のデジタル信
号処理において、誤差信号の最小化等の演算が高速に行
なえる。従って、本発明によるＡＬＵは、マイクロプロ
セツサ、デジタルシグナルプロセッサの重要な構成要素
と（−で、これらのプロセッサあるいはコンピュータの
性能向上に大いに貢献できる。
令で、しかも、他の算術演算、例えば、加算、減算と同
様に高速に行なえるＡ Ｉ、 Ｕ及びその駆動方法が提
供できる。そこで、本発明のＡＬＩＪ又はその駆動方法
を用いることにより、例えば自動等化器等のデジタル信
号処理において、誤差信号の最小化等の演算が高速に行
なえる。従って、本発明によるＡＬＵは、マイクロプロ
セツサ、デジタルシグナルプロセッサの重要な構成要素
と（−で、これらのプロセッサあるいはコンピュータの
性能向上に大いに貢献できる。
第１図は本願の第１の発明に対応する構成のＡＬＵのブ
ロック図、第２図は本願の第１の発明の一実施例におけ
る選択回路の具体例を示す回路図、第３図は従来の絶対
値演算方式を示すブロック図である。 １・・・算術論理ブロック、２・・・減算回路、３・・
・選択回路、１１．１２・・・入力信号線、１３・・・
命令信号線、１６・・・出力信号線、１３−１・・・命
令信号線１３のうちの１本、１４−１〜１４−Ｎ、１５
−１〜１５−Ｎ、１６−１〜３．６−Ｎ・・・信号線、
２５−１〜２５−Ｎ・・−各ビット毎に設けられた選択
器、１０１・・・従来の算術論理ユニット（ＡＬＵ ）
、１０２・・・符号反転回路、１０３，１０４・・・入
力信号線、１０６・・・出力信号線。 代理人 弁理士 本 庄 伸 介 第１図
ロック図、第２図は本願の第１の発明の一実施例におけ
る選択回路の具体例を示す回路図、第３図は従来の絶対
値演算方式を示すブロック図である。 １・・・算術論理ブロック、２・・・減算回路、３・・
・選択回路、１１．１２・・・入力信号線、１３・・・
命令信号線、１６・・・出力信号線、１３−１・・・命
令信号線１３のうちの１本、１４−１〜１４−Ｎ、１５
−１〜１５−Ｎ、１６−１〜３．６−Ｎ・・・信号線、
２５−１〜２５−Ｎ・・−各ビット毎に設けられた選択
器、１０１・・・従来の算術論理ユニット（ＡＬＵ ）
、１０２・・・符号反転回路、１０３，１０４・・・入
力信号線、１０６・・・出力信号線。 代理人 弁理士 本 庄 伸 介 第１図
Claims (2)
- （１）複数ビットの２の補数で表現される第１の入力信
号と第２の入力信号との論理積、論理和、排他的論理和
その他の論理演算並びに前記第１の入力信号に前記第２
の入力信号を加える加算演算及び前記第１の入力信号か
ら前記第２の入力信号を減ずる減算演算を行なう算術論
理回路と、前記第２の入力信号から前記第１の入力信号
を減ずる減算回路と、前記算術論理回路の出力信号と前
記減算回路の出力信号のうちのいずれか一方を選択する
選択回路とからなることを特徴とする算術論理ユニット
。 - （２）複数ビットの２の補数で表現される第１の入力信
号と第２の入力信号との論理積、論理和、排他的論理和
その他の論理演算並びに前記第１の入力信号に前記第２
の入力信号を加える加算演算及び前記第１の入力信号か
ら前記第２の入力信号を減ずる減算演算を行なう算術論
理回路と、前記第２の入力信号から前記第１の入力信号
を減ずる減算回路と、前記算術論理回路の出力信号と前
記減算回路の出力信号のうちのいずれか一方を選択する
選択回路とからなる算術論理ユニットの駆動方法におい
て：第１の動作モードでは；前記算術論理回路の演算モ
ードを論理積モード、論理和モード、排他的論理和モー
ドその他の論理演算モード又は加算モード若しくは減算
モードの算術モードのうちのいずれか１つに設定し、 前記選択回路に前記算術論理回路の出力信号を選択させ
、前記第１及び第２の入力信号の論理積、論理和、排他
的論理和その他の論理演算の結果又は加算若しくは減算
の結果のうちの１つを出力させ：第２の動作モードでは
；前記算術論理回路を減算モードにし、前記算術論理回
路に前記第１の入力信号から前記第２の入力信号を減じ
た減算結果を出力させ、この減算結果が正の場合には前
記選択回路に前記算術論理回路の出力信号を選択させ、
前記減算結果が負の場合には前記選択回路に前記減算回
路の出力信号を選択させて前記第１及び第２の入力信号
の差の絶対値演算結果を出力させることを特徴とする算
術論理ユニットの駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138822A JPS61296427A (ja) | 1985-06-25 | 1985-06-25 | 算術論理ユニツトとその駆動方法 |
| EP86108346A EP0208939A3 (en) | 1985-06-19 | 1986-06-19 | Arithmetic circuit for calculating absolute difference values |
| CA000511963A CA1257003A (en) | 1985-06-19 | 1986-06-19 | Arithmetic circuit |
| US06/876,026 US4849921A (en) | 1985-06-19 | 1986-06-19 | Arithmetic circuit for calculating the absolute value of the difference between a pair of input signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138822A JPS61296427A (ja) | 1985-06-25 | 1985-06-25 | 算術論理ユニツトとその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296427A true JPS61296427A (ja) | 1986-12-27 |
Family
ID=15231035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138822A Pending JPS61296427A (ja) | 1985-06-19 | 1985-06-25 | 算術論理ユニツトとその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296427A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152046A (en) * | 1980-04-25 | 1981-11-25 | Nec Corp | Arithmetic and logic circuit |
| JPS58158737A (ja) * | 1982-03-16 | 1983-09-21 | Nec Corp | 演算回路 |
| JPS6069735A (ja) * | 1983-09-26 | 1985-04-20 | Nec Corp | 加算器 |
-
1985
- 1985-06-25 JP JP60138822A patent/JPS61296427A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152046A (en) * | 1980-04-25 | 1981-11-25 | Nec Corp | Arithmetic and logic circuit |
| JPS58158737A (ja) * | 1982-03-16 | 1983-09-21 | Nec Corp | 演算回路 |
| JPS6069735A (ja) * | 1983-09-26 | 1985-04-20 | Nec Corp | 加算器 |
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