JPS60132237A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
- Publication number
- JPS60132237A JPS60132237A JP58239708A JP23970883A JPS60132237A JP S60132237 A JPS60132237 A JP S60132237A JP 58239708 A JP58239708 A JP 58239708A JP 23970883 A JP23970883 A JP 23970883A JP S60132237 A JPS60132237 A JP S60132237A
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- JP
- Japan
- Prior art keywords
- multiplier
- data
- arithmetic
- result
- function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理装置に係り、特に、高速に浮動小数
点データを演算処禅するのに好適な、浮動小数点演算装
置に関する。
点データを演算処禅するのに好適な、浮動小数点演算装
置に関する。
第１図は一般的な浮動小数点演算装置Ｗを示ｆ０１は浮
動小数、（データを格納する浮動小数点レジスタＦＰＲ
で、第２オペランドに当るデータはデータバス３を介し
て、第１オペランドのデータはデータバス４を介してそ
れぞれデータレジスタＦＡＡＲ５、ＦＡＢＲ６にラッチ
される。第２オペランドは、ＦＰ几１からのデータと、
メモリからのデータの２つの場合があるため、データバ
ス３とメインストレージからのデータバス２のいずれか
一方を選択してＦＡＡＲ５にセットする。
動小数、（データを格納する浮動小数点レジスタＦＰＲ
で、第２オペランドに当るデータはデータバス３を介し
て、第１オペランドのデータはデータバス４を介してそ
れぞれデータレジスタＦＡＡＲ５、ＦＡＢＲ６にラッチ
される。第２オペランドは、ＦＰ几１からのデータと、
メモリからのデータの２つの場合があるため、データバ
ス３とメインストレージからのデータバス２のいずれか
一方を選択してＦＡＡＲ５にセットする。
７は主に加減算命令を実行する二二ントＦＡＵであり、
８は主に乗除算命令を実行するユニン１− ＦＭＵであ
る。セレクタ５ＥＬ９は前記のいずれかのユニットで得
られた演算結果を選択し、データレジスタＦＺ１ａにラ
ッチする。ＦＺｔ。
８は主に乗除算命令を実行するユニン１− ＦＭＵであ
る。セレクタ５ＥＬ９は前記のいずれかのユニットで得
られた演算結果を選択し、データレジスタＦＺ１ａにラ
ッチする。ＦＺｔ。
にラッチされた演算結果はデータバス１１を介してＦＰ
几１に転送される。
几１に転送される。
第２図は従来のＦＭＵｓの内部構造をさらに詳しく表わ
した図である。データレジスタＦ’Ｍ、ｆ１８０および
ＦＭＢＲｓｌ は夫々データレジスタＦＡＡＲ５および
ＦＡＢＲ６から第１オペランド、第２オペランドを受け
、シフタ８２，８３に与える。シフタ８２．８３は与え
られた浮動小数点データをプリノーマライズ、すなわち
、上位の連続する′０′桁をシフトして有効桁で埋める
機能を有する。セレクタＦＭＲ８ＥＬ ｓ ４はシフタ
ＮＯＲＭ８２の出力である乗数オペランドを、実際に乗
算を行なう乗数ビットを選択して出力する乗数切り出し
セレクタである。セレクタ８４かも切り出された乗数ビ
ットは乗数レジスタＦＭＲｓｓにランチされ、シフタＮ
ＯＲＭ８２からのプリノーマライズされた被乗数は被乗
数レジスタＦＭＤＢ６にラッチされろ。Ｆ Ｍ ｉ（８
５にラッチされた乗数とＦＭＤ８６にランチされた被乗
数は乗算器８７で乗算され、結果はデータレジスタＦＺ
１０にラッチされる。
した図である。データレジスタＦ’Ｍ、ｆ１８０および
ＦＭＢＲｓｌ は夫々データレジスタＦＡＡＲ５および
ＦＡＢＲ６から第１オペランド、第２オペランドを受け
、シフタ８２，８３に与える。シフタ８２．８３は与え
られた浮動小数点データをプリノーマライズ、すなわち
、上位の連続する′０′桁をシフトして有効桁で埋める
機能を有する。セレクタＦＭＲ８ＥＬ ｓ ４はシフタ
ＮＯＲＭ８２の出力である乗数オペランドを、実際に乗
算を行なう乗数ビットを選択して出力する乗数切り出し
セレクタである。セレクタ８４かも切り出された乗数ビ
ットは乗数レジスタＦＭＲｓｓにランチされ、シフタＮ
ＯＲＭ８２からのプリノーマライズされた被乗数は被乗
数レジスタＦＭＤＢ６にラッチされろ。Ｆ Ｍ ｉ（８
５にラッチされた乗数とＦＭＤ８６にランチされた被乗
数は乗算器８７で乗算され、結果はデータレジスタＦＺ
１０にラッチされる。
浮動小数点で表わされたオペランドデータは浮動小数点
レジスタやメモリに格納されて〜・る状態で、ノーマラ
イズすべき状態で格納されているものや既にノーマライ
ズされ、もはやノーマライズする必要ない状態で格納さ
れているものがある。第２図の構成の乗算装置において
は、いずれの状態にあるオペランドデータもプリノーマ
ライズを行なうシフタ８２．８３を通過するため、）−
マライズ不要のオペランドデータを扱う場合もシフタを
通ることによって２ステ一ジ以上の時間を要する。
レジスタやメモリに格納されて〜・る状態で、ノーマラ
イズすべき状態で格納されているものや既にノーマライ
ズされ、もはやノーマライズする必要ない状態で格納さ
れているものがある。第２図の構成の乗算装置において
は、いずれの状態にあるオペランドデータもプリノーマ
ライズを行なうシフタ８２．８３を通過するため、）−
マライズ不要のオペランドデータを扱う場合もシフタを
通ることによって２ステ一ジ以上の時間を要する。
また加算装置においては、浮動小数点で表わされた第１
、第２オペランドデータの桁合せを行なう。この場合、
第２図の乗算器８７が加算器に、シフタ８２．８６が桁
合せ回路となり、セレクタ８４がない形となる。このよ
うな加算装置においても、データによって桁合せが必要
な場合と不要な場合があるが、いずれの場合も桁合せス
テージを通過するため、既に両オペランドの桁が一致し
ている場合もそのための時間を要している。
、第２オペランドデータの桁合せを行なう。この場合、
第２図の乗算器８７が加算器に、シフタ８２．８６が桁
合せ回路となり、セレクタ８４がない形となる。このよ
うな加算装置においても、データによって桁合せが必要
な場合と不要な場合があるが、いずれの場合も桁合せス
テージを通過するため、既に両オペランドの桁が一致し
ている場合もそのための時間を要している。
このため、ノーマライズや桁合せのために、この時間が
オーバーヘッドとして、ネックとなっている・。
オーバーヘッドとして、ネックとなっている・。
本発明の目的は、データのプリノーマライズや桁合せに
係わるオーバーヘッドを減少させることにより、より高
性能な演算装置を提供することにある。
係わるオーバーヘッドを減少させることにより、より高
性能な演算装置を提供することにある。
本発明は入力オペランドデータのノーマライズ機能もし
くは桁合せ機能を持つ演算手段と持たない演算手段とを
有し、両演算手段で同一人力オペランドデータで並行し
て演算を開始すると共に、入力オペランドデータにノー
マライズもしくは桁合せが必要か否かを検出し、これに
よって一方の演算手段の出力を演算結果とする。
くは桁合せ機能を持つ演算手段と持たない演算手段とを
有し、両演算手段で同一人力オペランドデータで並行し
て演算を開始すると共に、入力オペランドデータにノー
マライズもしくは桁合せが必要か否かを検出し、これに
よって一方の演算手段の出力を演算結果とする。
以下本発明の一実施例を図面を参照して詳細に説明する
。
。
第３図は本発明を乗算装置に適用した一実施例を示す。
第２図と同じ番号のものは同じものを示す。第３図にお
いて乗算装置８は第２図の乗算装置と同じであり、プリ
ノーマライズ機能を有する乗算装置である。乗算装置９
は新しく付加された乗算装置で、プリノーマライズ機能
をもたない乗算装置であジ、乗数レジスタＦＭＲＮ９ｏ
、被乗数レジスタＦｊＶｌＤＮ９１ および乗算器ＦＭ
Ｎ９２かもなる。レジスタＦＡ、Ｂ几６かもの被乗数は
被乗数レジスタ８１と９１の両方に与えられる。レジス
タＦＡＡＲ５の乗数はセレクタ５０を介して乗数レジス
タ８０と９０の両方に与えられる。制御回路５１はレジ
スタ５にラッチされている乗数データより、セレクタ５
０を制御し、乗算器にて処理できるだけの乗数ビットケ
切りだす。デコーダ９５はレジスタ５と６の上位桁を調
べ、プリノーマライズの必要性の有無を検出する。デコ
ーダ９５のデコード結果は制御回路９４に与えられ、セ
レクタ９３で一方の結果を出力するよう制御する。
いて乗算装置８は第２図の乗算装置と同じであり、プリ
ノーマライズ機能を有する乗算装置である。乗算装置９
は新しく付加された乗算装置で、プリノーマライズ機能
をもたない乗算装置であジ、乗数レジスタＦＭＲＮ９ｏ
、被乗数レジスタＦｊＶｌＤＮ９１ および乗算器ＦＭ
Ｎ９２かもなる。レジスタＦＡ、Ｂ几６かもの被乗数は
被乗数レジスタ８１と９１の両方に与えられる。レジス
タＦＡＡＲ５の乗数はセレクタ５０を介して乗数レジス
タ８０と９０の両方に与えられる。制御回路５１はレジ
スタ５にラッチされている乗数データより、セレクタ５
０を制御し、乗算器にて処理できるだけの乗数ビットケ
切りだす。デコーダ９５はレジスタ５と６の上位桁を調
べ、プリノーマライズの必要性の有無を検出する。デコ
ーダ９５のデコード結果は制御回路９４に与えられ、セ
レクタ９３で一方の結果を出力するよう制御する。
次に動作を説明する。
はじめに、レジスタ５と６に各々乗数および被乗数がセ
ットされる。制御回路５１はセレクタ５Ｏを制御して、
順に乗数ビットを切り出して、乗算装置８と９の両方に
送出する。乗算装置９は入力されたデータを直ちにレジ
スタ９０．９１にランチし、乗算を実行する。一方、乗
算装置８もデータを受けとると、レジスタ８Ｏと８１に
セントし、乗算装置９と並行して動作する。まずシフタ
８２．８３によりブリノーマライズし、ノーマライズし
た乗数を乗算器８７にて演算する。
ットされる。制御回路５１はセレクタ５Ｏを制御して、
順に乗数ビットを切り出して、乗算装置８と９の両方に
送出する。乗算装置９は入力されたデータを直ちにレジ
スタ９０．９１にランチし、乗算を実行する。一方、乗
算装置８もデータを受けとると、レジスタ８Ｏと８１に
セントし、乗算装置９と並行して動作する。まずシフタ
８２．８３によりブリノーマライズし、ノーマライズし
た乗数を乗算器８７にて演算する。
両乗算装置８．９にて演算が並行して進行している時に
、デコーダ９５はレジスタ５．６のデータのブリノーマ
ライズの必要性の有無を調べろ。その結果は制御回路９
４に伝搬され、ブリノーマライズの必要があれば乗算装
置８の結果な選択し、なければ乗算装置９の結果を選択
する。これにより、プリノーマライズケ必要ない場合で
あれば、乗算装置９かも乗算装置８で行った場合より速
く乗算結果を得ることができる。
、デコーダ９５はレジスタ５．６のデータのブリノーマ
ライズの必要性の有無を調べろ。その結果は制御回路９
４に伝搬され、ブリノーマライズの必要があれば乗算装
置８の結果な選択し、なければ乗算装置９の結果を選択
する。これにより、プリノーマライズケ必要ない場合で
あれば、乗算装置９かも乗算装置８で行った場合より速
く乗算結果を得ることができる。
なお第６図の例ではいずれの乗算＠置も最後まで動作し
ているが、結果的に出力が選択されない乗算装置から割
込みの信号が出力されて制御が複雑になる場合は、デコ
ーダ９５あるいは制御回路９４の出力にて出力が選択さ
れない乗算装置の動作を止めてもよい。動作を止めるに
は、デコーダ９５あるいは制御回路９４の出力にてレジ
スタ８５．８６．９０．９１ あるいは他へのセットト
リガ信号を抑止したりすることによって可能である。
ているが、結果的に出力が選択されない乗算装置から割
込みの信号が出力されて制御が複雑になる場合は、デコ
ーダ９５あるいは制御回路９４の出力にて出力が選択さ
れない乗算装置の動作を止めてもよい。動作を止めるに
は、デコーダ９５あるいは制御回路９４の出力にてレジ
スタ８５．８６．９０．９１ あるいは他へのセットト
リガ信号を抑止したりすることによって可能である。
第６図は乗算装置の場合を説明したが、乗算装置８を桁
合せ機能を有する加算装置とし、乗算器＠ｉ′９を桁合
せ機能を持たない加算装置とすれば、加算においても同
様に、桁合せが必要ないケースに高速に出力を得ること
ができろ。
合せ機能を有する加算装置とし、乗算器＠ｉ′９を桁合
せ機能を持たない加算装置とすれば、加算においても同
様に、桁合せが必要ないケースに高速に出力を得ること
ができろ。
本発明によれば、ノーマライズあるいは桁合せされたデ
ータについて、乗算あるいは加算性能を著しく改善する
ことができろ。
ータについて、乗算あるいは加算性能を著しく改善する
ことができろ。
第１図は一般的な浮動小数点演算装置を示すブロック図
、第２図は従来の乗算装置を示すブロック図、第６図は
本発明の一実施例を示すブロック図である。 ５．６・・・・・・データレジスタ ８．９・・・・・・乗算装置 第１図
、第２図は従来の乗算装置を示すブロック図、第６図は
本発明の一実施例を示すブロック図である。 ５．６・・・・・・データレジスタ ８．９・・・・・・乗算装置 第１図
Claims (1)
- 浮動小数点で表わされた入力オペランドデータのノーマ
ライズ機能もしくは桁合せ機能を有する第１の演算手段
と、浮動小数点で表わされり入力オペランドデータのノ
ーマライズ機能もしくは桁合せ機能を持たない第２の演
算手段と、上記入力オペランドデータにノーマライズも
しくは桁合せが必要か否かを検出する手段とを有し、上
記入力オペランドデータに基づいて上記第１および第２
の演算手段で並行して演算を開始させると共に、上記検
出手段の検出に応じて一方の演算手段の出力を演算結果
とすることを特徴とする浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239708A JPS60132237A (ja) | 1983-12-21 | 1983-12-21 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58239708A JPS60132237A (ja) | 1983-12-21 | 1983-12-21 | 浮動小数点演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60132237A true JPS60132237A (ja) | 1985-07-15 |
| JPH0439094B2 JPH0439094B2 (ja) | 1992-06-26 |
Family
ID=17048740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58239708A Granted JPS60132237A (ja) | 1983-12-21 | 1983-12-21 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326119A (ja) * | 1991-04-25 | 1992-11-16 | Koufu Nippon Denki Kk | 事前正規化回路 |
-
1983
- 1983-12-21 JP JP58239708A patent/JPS60132237A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04326119A (ja) * | 1991-04-25 | 1992-11-16 | Koufu Nippon Denki Kk | 事前正規化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0439094B2 (ja) | 1992-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |