JPH01180627A - 浮動小数点演算制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎肛欠１ 本発明は情報処理装置等に用いられる、正規化された演
算結果を得るための正規化量により場合分けを行い正規
化シフト動作を遂行する浮動小数点演算制御装置に関す
る。

従来技術 従来、この種の浮動小数点演算制御装置では、正規化前
の仮数の中間結果に対する正規化動作を２つの段階に分
けていた。すなわち、第１段階として数桁程度の比較的
小さなシフト量の正規化シフターを設け、この第１段階
の正規化動作だけで正規化が可能なときにはこの段階で
演算を終了することができる。もし、第１段階の正規化
動作だけでは正規化が不可能なときには、さらに第２段
階の正規化動作のために、第１段階でのシフトｌを含む
正規化を完全に実行できるシフト量の正規化シフターを
用いて正規化が行われている。

通常、正規化されたオペランドを扱ってい場合は、加減
乗除算何れの場合も大部分のケースで正規化量は数桁程
度ですみ、第１段階の正規化動作で演算動作は終了する
。従って、正規化動作を２段階に分けたことで演算処理
中の正規化動作の負担が減り高速化が可能となった。

しかしながら、高速化を追及する余り、使用頻度の小さ
い第２段階の正規化シフターは第１Ｐ１階の正規化シフ
ターとは別に完全な正規化機能を有し、そのシフト量は
第１段階のシフト桁領域を含むものとなっていた。した
がって、第２段階の正規化シフターは第１段階の正規化
シフターのハードウェアをそのまま備えなければならず
ハードウェア量の増大を招くことになる。

また、第１段階の正規化シフターと第２段階の正規化シ
フターとを縦列接続したときには、第１段階の正規化シ
フターでのシフト動作と同じ動作を第２段階の正規化シ
フターでも繰返すことになり、トータルとしての正規化
演算動作を高速化できないという欠点がある。

発明の目的 本発明の目的は、２段階に場合分けした高速演算を維持
しつつ、ハードウェア凰を削減するようにした浮動小数
点演算制御装置を提供することにある。

ユ皿しとｉ或 本発明の浮動小数点演算制御装置は、正規化前の仮数の
中間結果を正規化するために２・桁以上のシフト量が必
要か否かを検出し、必要と検出されたときその全てのシ
フト量を算出する第１Ｖ）正規化量検出手段（例えば、
正規化量検出回路３３）と、この第１の正規化量検出手
段からの２″桁以上のシフト量に応答して２″桁以上の
正規化前の仮数の中間結果をシフトさせる第１の正規化
シフト手段（例えば、正規化シフター３４）と、前記正
規化前の仮数の中間結果が２″桁未満のシフト量で正規
化できるか否かを検出し、正規化できるときには正規化
のためのシフト量を算出する第２の正規化量検出手段（
例えば、正規化量検出回路３１）と、この第２の正規化
量検出手段からのシフト量に応答して２″桁未満の前記
正規化前の仮数の中間結果をシフトし、前記第１の正規
化量検出手段からのシフト量に応答して前記第１の正規
化シフト手段からの出力をシフトする第２の正規化シフ
ト手段（例えば正規化シフター３２）とを含む。

敦版ｊ 次に本発明について図面を参照して詳細に説明する。

第１図を参照すると、本発明の一実施例は指数部６２お
よび仮数部６３からなる第１のオペランド６０を格納す
る第１オペランドレジスタ１０、指数部６４および仮数
部６５からなる第２のオペランド６１を格納する第２オ
ペランドレジスタ１１、指数部６２の内容および指′ｅ
、部６４の内容の大小関係を判定し指数の小さい方のオ
ペランドの仮数を指数の差分の桁数だけ右方向に桁シフ
トするためのシフト量を算出する桁合ぜ量検出回路２２
、この桁合せ量検出回路２２からの指示６７に応答して
第１オペランドレジスタ１０からの仮数部６３の内容を
指数の差分の桁数だけ右方向に桁シフトする桁合ぜシフ
ター２０、前記桁合せ量検出回路２２からの指示６８に
応答して第２オペランドレジスタ１１からの仮数部６５
の内容を指数の差分の桁数だけ右方向に桁シフトする桁
合せシフター２１、これら桁合せシフター２０および２
１からの桁合せされた仮数部の加減算を行い、仮数部の
中間結果を生成する加減算回路３０を含んでいる。

更に本発明の実施例は、この加減算回路３０からの仮数
部の中間結果の上位数桁のデータ７１に基づいて予め定
められた、例えば２″桁未満の桁シフトで正規化できる
か否かを検出し、正規化が可能であれば正規化量７３を
出力し、正規化が不可能であれば不能信号７２を出力す
る正規化量検出回路３１、この正規化量検出回路３１か
らの不能信号７２を格納するレジスタ４３、このレジス
タ４３からの出力が正規化不能を示すときには正規化シ
フター３４からの化カフ７を選択し正規化不能を示さな
いときには加減算回１ｉ４３０からの化カフ０を選択す
るセレクタ３５、このセレクタ３５からの出力を格納す
るレジスタ４０、このレジスタ４０の出力を正規化する
なめ２ｆｉ桁以上の桁シフトが必要か否かを判定し、必
要と判定したときその２″桁以上のシフト量を算出する
とともに２″桁未満のシフト量も算出する正規化量検出
回路３３、この正規化量検出回路３３からの指示７５に
応答してレジスタ４０からの内容の２″桁以上の部分の
桁シフトを実行する正規化シフター３４を含んでいる。

更に、本発明の実施例は、前記レジスタ４３からの出力
に応答して正規化量検出回路３１からのシフトｉ７３ま
たは正規化量検出口ＦＲ１３３からのシフトｆ７６のど
ちらか一方を選択するセレクタ３６、このセレクタ３６
からのシフト量を格納するレジスタ４２、このレジスタ
４２からのシフト量に応答して２″桁未満のシフトを１
桁ずつ行ない最終の仮数８０を出力する正規化シフター
３２、前記桁合せ量検出回路２２からの指示６６に応答
して第１および第２オペランドの指数部６２および６４
のうち大きな値の指数を選択するセレクタ２３、レジス
タ４３からの指示に応答して前記セレクタ２３からの指
数６９と指数アダー３９からの指数７９とのどちらか一
方を選択するセレクタ３７、このセレクタ３７での選択
結果を格納するレジスタ４１、このレジスタ４，１から
の指数および正規化量検出回路３３からのｎ桁以上の指
数に基づいて正規化シフター３４での正規化動作に合わ
せた指数を補正し正規化量分だけ指数の値を減じる指数
アダー３９、およびレジスタ４１および４２からの指数
に基づいて正規化シフター３２での正規化動作に合わぜ
な指数を補正し正規化量分だけ指数の値を減じ最終の指
数を出力する指数アダー３８を含んで構成されている。

上述の正規化量検出回路３３からの正規化量Ｓを、 ５＝ＷＸ２”　＋Ｘ （Ｗ＝０．１．・・・、Ｘ＝０．１・、２″−１、ｎは
正の整数）としたとき、正規化シフター３４は、０．２
”　、２Ｘ２”　、・・・桁のシフトを行ない、正規化
シフター３２は０，１．・・・、２”−１桁のシフトを
行う、正規化シフター３２および３４のトータルのハー
ドウェア量は単一の正規化シフターにほぼ等しい。

前記レジスタ４３の出力８２により外部の制御回路（図
示せず）に対し、正規化シフター３４による正規化動作
が必要なため最終結果８０および８１の発生が１マシン
サイクル遅れることが報告される。この報告により次の
命令の実行を１マシンサイクル停止させることができる
。

次に本発明の一実施例の動作を第１図および第２図を参
照して詳細に説明する。

第１図および第２図を参照すると、マシンサイクル１０
では、レジスタ１０および１１からの仮数部６３および
６５からの値Ｐａが桁合せシフター２０および２１を介
して加減算回路３０に与えられる。この加減算回路３０
の出力Ｒａ’の上位数桁は正規化量検出回路３１に伝え
られ、２″桁未満のシフト量で正規化可能と判定されて
シフト量Ｎａが算出される。

マシンサイクルＬ１では正規化量検出回路３１からセレ
クタ３６を介して与えられるシフトｆＮａがレジスタ４
２にセットされる。これとともに加減算回路３０の出力
Ｒａ’はセレクタ３５を介してレジスタ４０にセットさ
れ、その後正規化シフター３２に与えられる。この正規
化シフター３２ではレジスタ４２から与えられるシフト
ＪｉＬＮａに示される量だけ正規化前の中間結果Ｒａ’
が１行ずつシフトされ最終結果Ｒａが得られる。

また、このマシンサイクルｔ１では命令すの入力オペラ
ンド６０および６１がレジスタ１０および１１に与えら
れ、その仮数部６３および６５の値Ｒｂが桁合せシフタ
ー２０および２１を介して加減算回路３０に与えられる
。この加減算回路３０の出力Ｒｂ’の上位数桁のデータ
７１が正規化量検出口ＦＩ＠３１に与えられ、２″桁以
下のシフト量では正規化が不可能であると判定される。

この判定結果は不能信号７２としてレジスタ４３を介し
て外部に与えられる。この通知８２により外部の制御回
路（図示せず）は、命令すの正規化後の最終結果Ｒｂが
マシンサイクルｔ２では与えられずマシンサイクルｔ３
で与えられることを知り、次の命令Ｃの実効を１マシン
サイクル停止させるようにする。

マシンサイクルｔ２では、セレクタ３５を介して与えら
れる正規化前の中間結果Ｒｂ’がレジスタ４０にセット
され、このレジスタ４０の出力Ｒｂ’が正規化量検出回
路３３および正規化シフター３４に与えられる。正規化
量検出回路３３からの２桁以上のシフトｊｔ　（Ｎｂの
一部）に基づいて正規化シフター３４では、加減算回路
３０の出力Ｒｂ’が２″桁以上シフトされる。

マシンサイクルｔ３では、このシフト結果が第１段階の
正規化後の中間結果Ｒｂ″としてセレクタ３５を介して
レジスタ４０に格納される。一方、正規化量検出回路３
３からの２″桁未満のシフトｉ　（Ｎｂの残部）７６が
セレクタ３６およびレジスタ４２を介して正規化シフタ
ー３２に伝えられる。正規化シフター３２はレジスタ４
２からのシフトｉ　（Ｎｂの残部）に基づいて、レジス
タ４０からの第１段階の正規化後の中間法Ｒｂ″の２″
−１桁以下のシフトを行う、このシフト結果は命令すの
正規化後の最終結果Ｒｂとして出力される。

命令Ｃに関するる正規化動作は以下の通りである。まず
、マシンサイクルｔ２で命令Ｃの入力オペランド６０お
よびレジスタ１０および１１に格納される。これらオペ
ランドの仮数部６３および６５のｆｌｉＰｃは桁合せシ
フター２０および２１を介して加減算回路３０に与えら
れる。しかし、命令Ｃの前に実行された命令すのレジス
タ４０にセットされた中間結果Ｒｂ’はそのままでは正
規化シフター３２を介して最終結果Ｒｂとならないため
、マシンサイクルｔ２において正規化シフター３４で第
１段階の正規化後の中間結果Ｒｂ“がレジスタ４０に再
びセットされる。このとき、レジスタ４３の出力８２が
命令すの終了の遅延を示しているため、後続の命令Ｃの
オペランドの仮数Ｐｃの加減算口Ｎ３０での演算が１マ
シンサイクル遅延される。

加減算回路３０からの正規化前の中間結果Ｒｃ’の上位
数桁のデータが正規化量検出回路３１に与えられる。こ
の正規化量検出回路３１からのシフト量ＮＣの算出およ
びその結果のレジスタ４２へのセットも命令すの正規化
に必要なシフトｆｆ１Ｎｂの正規化シフター３２の正規
化動作のため、マシンサイクルｔ４まで遅延される。

従って、マシンサイクルｔ４において正規化シフター３
２はレジスタ４２から与えられるシフト量Ｎｃに基づい
てレジスタ４０の出力Ｒｃ’をシフトして正規化する。

この結果、命令Ｃの正規化後の最終結果Ｒｃが外部の制
御回路（図示せず）に与えられる。

発明の詳細 な説明したように本発明によれば、正規化された演算結
果を得るための正規化シフターを単位シフト量が小さく
最大シフト量も小さなシフターと、単位シフト量が大き
く最大シフト量の大きなシフターとに分割し、正規化量
の小さなケースではシフト量の小さなシフターだけで正
規化し、正規化量の大きなケースではシフトシフト社の
大きなシフターとシフト量の小さなシフターを組合せて
正規化することにより、経済的で高性能な正規化回路を
持つ浮動小数点演算制御装置が実現できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図は第
１図の一実施例の動作を説明するためのタイムチャート
である。 主要部分の符号の説明 １０、１１，４０，４１．４２・・・・・・レジスタ２
０．２１・・・・・・桁合せシフター２２・・・・・・
桁合せ量検出回路 ２３．３５，３６．３７・・・・・・セレクタ　３０・
・・・・・加減算回路３１．３３・・・・・・正規化量
検出回路３２．３４・・・・・・正規化シフター３８、
３９・・・・・・指数アダー

Claims (1)

【特許請求の範囲】
1. （１）正規化前の仮数の中間結果を正規化するために予
   め定められた桁以上のシフト量が必要か否かを検出し、
   必要なときその全てのシフト量を算出する第１の正規化
   量検出手段と、この第１の正規化量検出手段からの予め
   定められた桁以上のシフト量に基づいて前記予め定めら
   れた桁以上の正規化前の中間結果をシフトさせる第１の
   正規化シフト手段と、前記正規化前の仮数の中間結果が
   前記予め定められた桁未満のシフト量で正規化できるか
   否かを検出し、正規化できるときには正規化のためのシ
   フト量を算出する第２の正規化量検出手段と、この第２
   の正規化量検出手段からのシフト量に基づいて前記予め
   定められた桁未満の正規化前の仮数の中間結果をシフト
   し、前記第１の正規化量検出手段からの前記予め定めら
   れた桁未満のシフト量に基づいて前記第１の正規化シフ
   ト手段からの出力をシフトする第２の正規化シフト手段
   とを含むことを特徴とする浮動小数点演算制御装置。