JPH03245226A - 浮動小数点乗算装置 - Google Patents
浮動小数点乗算装置Info
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- JPH03245226A JPH03245226A JP2042272A JP4227290A JPH03245226A JP H03245226 A JPH03245226 A JP H03245226A JP 2042272 A JP2042272 A JP 2042272A JP 4227290 A JP4227290 A JP 4227290A JP H03245226 A JPH03245226 A JP H03245226A
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- JP
- Japan
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- bit
- multiplier
- multiplicand
- rounding
- product
- Prior art date
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- 239000000047 product Substances 0.000 abstract description 18
- 239000013067 intermediate product Substances 0.000 abstract description 17
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000007792 addition Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000012467 final product Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49942—Significance control
- G06F7/49947—Rounding
- G06F7/49952—Sticky bit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、データ処理装置における乗算装置に係り、と
くに積の丸めを行うのに好適な浮動小数点乗算装置に関
する。
くに積の丸めを行うのに好適な浮動小数点乗算装置に関
する。
［従来の技術］
従来、丸めビットよりも下位のすべてのビットの論理和
に依存して丸めを行う丸め回路の例として、特開昭６３
−１５７２３０号公報が知られている。この技術を浮動
小数点乗算装置に適用すると、丸め回路の部分は第５図
のようになる。すなわち、中間積レジスタ５０に格納さ
れた中間積を、右シフト回路５１により、丸めビットよ
りも下位のビットがシフトアウトされるように右シフト
を行い、丸めデコーダ５２によって、シフトアウトされ
た全部のビットの論理和演算を行うとともに他の条件を
加味して加算器５３では、右シフト回路５１からシフト
アウトされずに残っている中間積と、丸めデコーダ５２
からのキャリとを入力として丸め加算を実行し、この加
算結果が、左シフト回路５５により、左シフトされて最
終的な演算結果の仮数部を求めることができる。
に依存して丸めを行う丸め回路の例として、特開昭６３
−１５７２３０号公報が知られている。この技術を浮動
小数点乗算装置に適用すると、丸め回路の部分は第５図
のようになる。すなわち、中間積レジスタ５０に格納さ
れた中間積を、右シフト回路５１により、丸めビットよ
りも下位のビットがシフトアウトされるように右シフト
を行い、丸めデコーダ５２によって、シフトアウトされ
た全部のビットの論理和演算を行うとともに他の条件を
加味して加算器５３では、右シフト回路５１からシフト
アウトされずに残っている中間積と、丸めデコーダ５２
からのキャリとを入力として丸め加算を実行し、この加
算結果が、左シフト回路５５により、左シフトされて最
終的な演算結果の仮数部を求めることができる。
［発明が解決しようとする課題］
しかしながら、前記した従来の浮動小数点乗算装置では
、被乗数と乗数の仮数部の中間積から丸めのためにシフ
トアウトされるビットの数は、中間積のビット長の２分
の１弱と大きく、丸めビットよりも下位のすべてのビッ
トの論理和演算のために時間がかかり、丸め処理に長時
間を要するという課題を有していた。
、被乗数と乗数の仮数部の中間積から丸めのためにシフ
トアウトされるビットの数は、中間積のビット長の２分
の１弱と大きく、丸めビットよりも下位のすべてのビッ
トの論理和演算のために時間がかかり、丸め処理に長時
間を要するという課題を有していた。
本発明は、前記従来技術の課題を解決するため、浮動小
数点乗算装置に適する高速な丸め手段を提供することを
目的とする。
数点乗算装置に適する高速な丸め手段を提供することを
目的とする。
［課題を解決するための手段］
前記目的を達成するため、本発明の浮動小数点乗算装置
は、符号、指数部、仮数部からなる同一な数値表現形式
の被乗数、乗数を入力して、被乗数、乗数と同一な数値
表現形式の乗算結果を出力する浮動小数点乗算装置にし
て、被乗数と乗数の仮数部の積に対して、丸めビットよ
りも下位のすべてのビットの論理和に依存して丸めを行
う浮動小数点乗算装置において、被乗数と乗数の仮数部
の積の丸めビットよりも下位のすべてのビットの論理和
を予測するため、被乗数と乗数の各々の仮数部に対して
、最下位ビットからの′０′の連続するビット長を検出
する手段を設けるとともに、前記２つの′０′の連続す
るビット長どうしを加算する手段と、前記加算手段の出
力する和と、被乗数と乗数の仮数部の積の丸めビットよ
りも下位のビット長との大小比較手段を設けたことを特
徴とする。
は、符号、指数部、仮数部からなる同一な数値表現形式
の被乗数、乗数を入力して、被乗数、乗数と同一な数値
表現形式の乗算結果を出力する浮動小数点乗算装置にし
て、被乗数と乗数の仮数部の積に対して、丸めビットよ
りも下位のすべてのビットの論理和に依存して丸めを行
う浮動小数点乗算装置において、被乗数と乗数の仮数部
の積の丸めビットよりも下位のすべてのビットの論理和
を予測するため、被乗数と乗数の各々の仮数部に対して
、最下位ビットからの′０′の連続するビット長を検出
する手段を設けるとともに、前記２つの′０′の連続す
るビット長どうしを加算する手段と、前記加算手段の出
力する和と、被乗数と乗数の仮数部の積の丸めビットよ
りも下位のビット長との大小比較手段を設けたことを特
徴とする。
［作用］
前記した本発明の構成によれば、被乗数と乗数のそれぞ
れの最下位ビットからの′０′の連続するビット長の和
は、積の最下位ビットからの′０′の連続するビット長
に等しく、この和が積の丸めビットよりも下位のビット
長より小さい場合には、積の丸めビットよりも下位のす
べてのビットの論理和は′１′、それ以外の場合は′０
′と予測することができるため、高速な丸め処理が達成
できる。
れの最下位ビットからの′０′の連続するビット長の和
は、積の最下位ビットからの′０′の連続するビット長
に等しく、この和が積の丸めビットよりも下位のビット
長より小さい場合には、積の丸めビットよりも下位のす
べてのビットの論理和は′１′、それ以外の場合は′０
′と予測することができるため、高速な丸め処理が達成
できる。
［実施例］
以下、本発明の一実施例を図を用いて詳細に説明する。
なお本発明は下記の実施例に限定されるものではない。
第１図は本発明による浮動小数点乗算装置の全体構成を
示している。
示している。
第１図において、１は装置全体の制御を司る制御回路、
２は浮動小数点レジスタであり、１ワード６４ビツトの
浮動小数点データを３２個格納することができ、２つの
読みだしボートと、１つの書き込みボートを有している
。３は被乗数レジスタ、４は乗数レジスタ、５は排他的
論理和回路、６は指数部加算器、７は定数減算器、８は
定数加算器、９は２対１マルチプレクサ、１０と１１は
リーディングビット付加回路、１２と１３は最下位ビッ
トからの′０′の連続するビット長を検出する瀾行ゼロ
検出回路、１４は仮数部乗算器、１５は加算器、１６は
仮数部中間積レジスタ、１７は温片ゼロレジスタ、１８
は大小比較回路、１９は丸めデータ生成回路、２０は丸
め加算器、２１は右１ビットシフタ、２２は２対１マル
チプレクサである。
２は浮動小数点レジスタであり、１ワード６４ビツトの
浮動小数点データを３２個格納することができ、２つの
読みだしボートと、１つの書き込みボートを有している
。３は被乗数レジスタ、４は乗数レジスタ、５は排他的
論理和回路、６は指数部加算器、７は定数減算器、８は
定数加算器、９は２対１マルチプレクサ、１０と１１は
リーディングビット付加回路、１２と１３は最下位ビッ
トからの′０′の連続するビット長を検出する瀾行ゼロ
検出回路、１４は仮数部乗算器、１５は加算器、１６は
仮数部中間積レジスタ、１７は温片ゼロレジスタ、１８
は大小比較回路、１９は丸めデータ生成回路、２０は丸
め加算器、２１は右１ビットシフタ、２２は２対１マル
チプレクサである。
本浮動小数点乗算装置で取り扱う浮動小数点データの数
値表現形式は第２図に示すようにＩＥＥＥ Ｔａ５ｋ
ｐ７５４の倍精度形式を採用している。
値表現形式は第２図に示すようにＩＥＥＥ Ｔａ５ｋ
ｐ７５４の倍精度形式を採用している。
まず、浮動小数点レジスタより、被乗数と乗数が読みだ
され、それぞれ、被乗数レジスタ３、乗数レジスタ４に
セットされる。排他的論理和回路５では、被乗数レジス
ト３と乗数レジスタ４の出力する被乗数と乗数の符号ビ
ットを入力して積の符号となる排他的論理和を出力する
。指数部加算器６では、被乗数レジスタ３と乗数レジス
タ４の出力する被乗数と乗数の指数部を入力して、和を
出力する。定数加算器７では、指数部加算器６の出力か
ら定数−１０２３−を減じて中間的な積の指数部となる
差を出力する。
され、それぞれ、被乗数レジスタ３、乗数レジスタ４に
セットされる。排他的論理和回路５では、被乗数レジス
ト３と乗数レジスタ４の出力する被乗数と乗数の符号ビ
ットを入力して積の符号となる排他的論理和を出力する
。指数部加算器６では、被乗数レジスタ３と乗数レジス
タ４の出力する被乗数と乗数の指数部を入力して、和を
出力する。定数加算器７では、指数部加算器６の出力か
ら定数−１０２３−を減じて中間的な積の指数部となる
差を出力する。
一方、被乗数レジスタ３と乗数レジスタ４から出力され
る被乗数と乗数の仮数部は、リーディングビット付加回
路１．０、リーディングビット付加回路１１で、リーデ
ィングビットが付加されるとともに澗行ゼロ検出回路１
２、温片ゼロ検出回路１３により被乗数と乗数の仮数部
の最下位ビットからの′０′の連続するビット長が検出
される。リーディングビット付加回路１０、リーディン
グビット付加回路１１により出力されるリーディングビ
ットを含む被乗数と乗数の仮数部は仮数部乗算器１．４
により積が求められ、仮数部中間積レジスタ（６にセッ
トされる。澗行ゼロ検出回路１２、澗行ゼロ検出回路↓
３により出力される被乗数と乗数の仮数部の最下位ビッ
トからの′０′の連続するビット長は、加算器１５によ
り和が求められ、澗行ゼロレジスタ１７にセットされる
。このとき、仮数部中間積レジスタ１６には、第３図に
示す仮数部の中間積が格納されており、また、澗行ゼロ
レジスタ１７には、仮数部中間積の最下位ビットからの
′０′の連続するビット長の予測値が格納されている。
る被乗数と乗数の仮数部は、リーディングビット付加回
路１．０、リーディングビット付加回路１１で、リーデ
ィングビットが付加されるとともに澗行ゼロ検出回路１
２、温片ゼロ検出回路１３により被乗数と乗数の仮数部
の最下位ビットからの′０′の連続するビット長が検出
される。リーディングビット付加回路１０、リーディン
グビット付加回路１１により出力されるリーディングビ
ットを含む被乗数と乗数の仮数部は仮数部乗算器１．４
により積が求められ、仮数部中間積レジスタ（６にセッ
トされる。澗行ゼロ検出回路１２、澗行ゼロ検出回路↓
３により出力される被乗数と乗数の仮数部の最下位ビッ
トからの′０′の連続するビット長は、加算器１５によ
り和が求められ、澗行ゼロレジスタ１７にセットされる
。このとき、仮数部中間積レジスタ１６には、第３図に
示す仮数部の中間積が格納されており、また、澗行ゼロ
レジスタ１７には、仮数部中間積の最下位ビットからの
′０′の連続するビット長の予測値が格納されている。
大小比較回路１８では、澗行ゼロレジスタ↓７の出力と
丸めビットよりも下位のビット長である５０−を比較し
て、′５０′の方が大きいときには丸めビットよりも下
位のすべてのビットの論理和、すなわちスティッキービ
ットとして、′１′を出力し、それ以外の場合には′０
′を出力する。
丸めビットよりも下位のビット長である５０−を比較し
て、′５０′の方が大きいときには丸めビットよりも下
位のすべてのビットの論理和、すなわちスティッキービ
ットとして、′１′を出力し、それ以外の場合には′０
′を出力する。
次に、丸めデータ生成回路土９では排他的論理和回路５
より積の符号を、仮数部中間積レジスタ１６より、仮数
部中間積のビット１０５（２＋）、５３ （２，−５１
）、５２ （２−５２）、５１ （２５３）、５０ （
２−５４）（括弧内はビットの位を示す）を、大小比較
回路１８からはステッキ−ビットを入力するとともに、
制御回路１より丸めモードビットを入力しく図示せず）
、第４図（ａ）（ｂ）（Ｃ）（ｄ）に示す丸め処理が行
われるように丸め加算器２０へのキャリを生威し、出力
する。仮数部中間積のピッ）１０５からビット５０まで
と、丸め用キャリを入力として丸め加算機２０により丸
め加算が行われ、丸め処理が実行された仮数部の積の２
１ビツトが王の場合には、定数加算器８により中間的な
積の指数部に′１′を加えた値を求め、マルチプレクサ
９により最終的な積の指数部として選択するとともに、
右１ビツトシフタ２１により、丸め処理が実行された仮
数部の積を右に１ビツトシフトした値からリーディング
ビットより下位５２ビツトを最終的な積の仮数部として
マルチプレクサ２２により選択する。
より積の符号を、仮数部中間積レジスタ１６より、仮数
部中間積のビット１０５（２＋）、５３ （２，−５１
）、５２ （２−５２）、５１ （２５３）、５０ （
２−５４）（括弧内はビットの位を示す）を、大小比較
回路１８からはステッキ−ビットを入力するとともに、
制御回路１より丸めモードビットを入力しく図示せず）
、第４図（ａ）（ｂ）（Ｃ）（ｄ）に示す丸め処理が行
われるように丸め加算器２０へのキャリを生威し、出力
する。仮数部中間積のピッ）１０５からビット５０まで
と、丸め用キャリを入力として丸め加算機２０により丸
め加算が行われ、丸め処理が実行された仮数部の積の２
１ビツトが王の場合には、定数加算器８により中間的な
積の指数部に′１′を加えた値を求め、マルチプレクサ
９により最終的な積の指数部として選択するとともに、
右１ビツトシフタ２１により、丸め処理が実行された仮
数部の積を右に１ビツトシフトした値からリーディング
ビットより下位５２ビツトを最終的な積の仮数部として
マルチプレクサ２２により選択する。
丸め処理が実行された仮数部の積の２１ビツトが０の場
合には、中間的な積の指数部がそのまま最終的な積の指
数部としてマルチプレクサ９により選択されるとともに
、丸め処理が実行された仮数部の積のリーディングビッ
トより下位５２ビツトが最終的な積の指数部としてマル
チプレクサ２２により選択される。
合には、中間的な積の指数部がそのまま最終的な積の指
数部としてマルチプレクサ９により選択されるとともに
、丸め処理が実行された仮数部の積のリーディングビッ
トより下位５２ビツトが最終的な積の指数部としてマル
チプレクサ２２により選択される。
最後に、以上のようにして求められた最終的な積が浮動
小数点レジスタ２に書き込まれ、浮動小数点乗算が終了
する。
小数点レジスタ２に書き込まれ、浮動小数点乗算が終了
する。
本実施例では、ＩＥＥＥ標準の浮動小数点データの倍精
度数値形式だけを取り扱ったが、他の数値形式の場合に
おいても仮数部の積に対して丸めビットよりも下位のす
べてのビットの論理和を予測するのに本発明は適用でき
る。
度数値形式だけを取り扱ったが、他の数値形式の場合に
おいても仮数部の積に対して丸めビットよりも下位のす
べてのビットの論理和を予測するのに本発明は適用でき
る。
［発明の効果コ
本発明によれば、丸めビットよりも下位のすべてのビッ
トの論理和に依存して丸め処理を行う浮動小数点乗算装
置に対して、中間的な仮数部の積の丸めビットよりも下
位のすべてのビットの論理和をとるかわりに、被乗数、
乗数の仮数部から上記論理和を予測できるため、丸め処
理を高速に実行できる。
トの論理和に依存して丸め処理を行う浮動小数点乗算装
置に対して、中間的な仮数部の積の丸めビットよりも下
位のすべてのビットの論理和をとるかわりに、被乗数、
乗数の仮数部から上記論理和を予測できるため、丸め処
理を高速に実行できる。
第１図は本発明による浮動小数点乗算装置の全体構成を
示すブロック図、第２図はＩ ＥＥＥ標準の倍精度浮動
小数点データ数値表現形式を示す図、第３図は本発明の
一実施例の浮動小数点乗算装置による仮数部の中間的な
積を示す図、第４図（ａ）（ｂ）（ｃ）（ｄ）は丸め処
理を示す図、第５図は従来の丸め回路を示す図である。 １・・・制御回路、２・・・浮動小数点レジスタ、３・
・・被乗数レジスタ、４・・・乗数レジスタ、５・・・
排他的的論理和回路、６・・・指数部加算器、７・・・
定数減算器、８・・・定数加算器、９・・・マルチプレ
クサ、１０・・・リーディングビット付加回路、工１・
・・リーディングビット付加回路、１．２・・・遡行ゼ
ロ検出回路、１３・・・遡行ゼロ検出回路、１４・・・
仮数部乗算器、１．５・・・加算器、１６・・・仮数部
中間積レジスタ、１７・・・遡行ゼロレジスタ、１８・
・・大小比較回路、１９・・・丸めデータ生成回路、２
０・・・丸め加算器、２１・・・右１ビツトシフタ、２
２・・・マルチプレクサ。
示すブロック図、第２図はＩ ＥＥＥ標準の倍精度浮動
小数点データ数値表現形式を示す図、第３図は本発明の
一実施例の浮動小数点乗算装置による仮数部の中間的な
積を示す図、第４図（ａ）（ｂ）（ｃ）（ｄ）は丸め処
理を示す図、第５図は従来の丸め回路を示す図である。 １・・・制御回路、２・・・浮動小数点レジスタ、３・
・・被乗数レジスタ、４・・・乗数レジスタ、５・・・
排他的的論理和回路、６・・・指数部加算器、７・・・
定数減算器、８・・・定数加算器、９・・・マルチプレ
クサ、１０・・・リーディングビット付加回路、工１・
・・リーディングビット付加回路、１．２・・・遡行ゼ
ロ検出回路、１３・・・遡行ゼロ検出回路、１４・・・
仮数部乗算器、１．５・・・加算器、１６・・・仮数部
中間積レジスタ、１７・・・遡行ゼロレジスタ、１８・
・・大小比較回路、１９・・・丸めデータ生成回路、２
０・・・丸め加算器、２１・・・右１ビツトシフタ、２
２・・・マルチプレクサ。
Claims (1)
- （１）符号、指数部、仮数部からなる同一数値表現形式
の被乗数、乗数を入力して、被乗数、乗数と同一数値表
現形式の乗算結果を出力する浮動小数点乗算装置であっ
て、かつ被乗数と乗数の仮数部の積に対して、丸めビッ
トよりも下位のすべてのビットの論理和に依存して丸め
を行う浮動小数点乗算装置において、被乗数と乗数の仮
数部の積の丸めビットよりも下位のすべてのビットの論
理和を予測するため、被乗数と乗数の各々の仮数部に対
して、最下位ビットからの′０′の連続するビット長を
検出する手段を設けるとともに、前記２つの′０′の連
続するビット長どうしを加算する手段と、前記加算手段
の出力する和と、被乗数と乗数の仮数部の積の丸めビッ
トよりも下位のビット長との大小比較手段を設けたこと
を特徴とする浮動小数点乗算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042272A JPH03245226A (ja) | 1990-02-22 | 1990-02-22 | 浮動小数点乗算装置 |
| US07/659,198 US5128889A (en) | 1990-02-22 | 1991-02-22 | Floating-point arithmetic apparatus with compensation for mantissa truncation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042272A JPH03245226A (ja) | 1990-02-22 | 1990-02-22 | 浮動小数点乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03245226A true JPH03245226A (ja) | 1991-10-31 |
Family
ID=12631404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042272A Pending JPH03245226A (ja) | 1990-02-22 | 1990-02-22 | 浮動小数点乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03245226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009536409A (ja) * | 2006-05-05 | 2009-10-08 | クゥアルコム・インコーポレイテッド | 精度制御反復算術論理演算ユニット |
-
1990
- 1990-02-22 JP JP2042272A patent/JPH03245226A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009536409A (ja) * | 2006-05-05 | 2009-10-08 | クゥアルコム・インコーポレイテッド | 精度制御反復算術論理演算ユニット |
| US9146706B2 (en) | 2006-05-05 | 2015-09-29 | Qualcomm Incorporated | Controlled-precision iterative arithmetic logic unit |
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