JP2668180B2

JP2668180B2 - 絶対値比較装置

Info

Publication number: JP2668180B2
Application number: JP4167525A
Authority: JP
Inventors: 澄高竹内; 正雄伊藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-06-25
Filing date: 1992-06-25
Publication date: 1997-10-27
Anticipated expiration: 2012-10-27
Also published as: JPH0612226A; US5376915A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に絶対値比較装
置に関し、特に、与えられたデータの絶対値を高速で比
較する絶対値比較装置に関する。

【０００２】

【従来の技術】一般に、データの比較処理は、コンピュ
ータを始めとする様々な電子機器において頻繁に行なわ
れている。場合によっては、データの絶対値についての
比較処理もしばしば必要となることがある。たとえば、
リアルタイム処理が要求される画像入力機器において、
画像データの中から動きベクトルを検出するために、画
像データの絶対値について高速の比較処理が要求され
る。この発明は、一般に与えられたデータの絶対値を高
速比較する絶対値比較装置に適用可能であるが、以下の
記載では、まず、データの絶対値の比較処理が要求され
る技術分野の例として、映像信号処理装置について簡単
に説明する。

【０００３】図１３は、絶対値比較器を用いている映像
信号処理装置のブロック図である。図１３を参照して、
この映像信号処理装置は、処理されるべき映像信号を受
けるＡ／Ｄ変換器９０と、変換された映像データをフィ
ールドごとに記憶するフィールドメモリ９１および９２
と、映像データについてフィールド間の相関関係を求め
る相関演算器９４と、求められた相関関係に従って動き
ベクトルを検出する動きベクトル検出器９５と、動きベ
クトルに従って映像データについて画像補正処理を行な
う画像補正回路９６と、補正されたデータをデコード
し、画像信号を出力するデコーダ９７とを含む。

【０００４】図１３に示した映像信号処理装置は、たと
えば、リアルタイム処理が要求される携帯型画像入力機
器において適用される。与えられた映像信号の中から、
画像補正を行なうのに必要な動きベクトルを検出するた
め、動きベクトル検出器９５に先立って、絶対値比較器
９３を備えた相関演算器９４が設けられる。相関演算器
９４は、場合によりソフトウェア（またはプログラミン
グ）により実現されるが、その場合はデータを高速に処
理することができない。データの高速処理を実現するた
め、相関演算器９４はハードウェア、すなわち電子回路
によって構成される。

【０００５】したがって、相関演算器９４内に設けられ
た絶対値比較器９３も、高速処理を達成するためにハー
ドウェアにより構成されることが望ましい。絶対値比較
器９３は、フィールドメモリ９１および９２内にストア
された２つのフィールドの映像データを順次に受け、こ
れらのデータの絶対値を比較する。場合によっては、絶
対値比較器９３は、図中点線により示されるように、各
フィールドメモリ９１および９２から直接に映像データ
を同時に受け、２つのフィールドデータの絶対値を比較
する。絶対値比較器９３は、２つの与えられたデータの
絶対値の大小の判定，２つの絶対値データの差および順
次に与えられる２つの絶対値データの差の総和などを出
力する。

【０００６】

【発明が解決しようとする課題】前述のように、絶対値
比較器９３がソフトウェアにより実現される場合では、
高い処理速度が得られないので、絶対値比較器９３がハ
ードウェア、すなわち電子回路によって構成される。し
かしながら、そのような絶対値比較回路では、（１）演
算を実行する前に２つの与えられたデータの正または負
を判別する必要があり、（２）２つの与えられたデータ
の加減算を行なうための全加算器において、桁上げ信号
の伝搬における遅延が避けられないことなどから、比較
処理に時間を要し、高い処理速度が得られなかった。全
加算器の桁上げ信号の遅延は、比較されるべきデータの
ビット数が増えれば増えるほど大きくなることから、現
実の絶対値比較器において大きな問題が引き起こされ
る。一方、絶対値比較器９３の半導体基板上の占有面積
を減少させるため、回路構成の簡単化も重要であること
が指摘される。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、与えられたデータの絶対値を高速
に比較するための絶対値比較装置を提供することを目的
とする。

【０００８】

【課題を解決するための手段】請求項１の発明に係る絶
対値比較装置は、予め定められた規則に従って、第１お
よび第２のデータを各々が複数のビットを有する第１お
よび第２の変換ビット信号に変換する変換手段と、第１
の変換ビット信号の各ビットを反転させ、反転ビット信
号を出力する反転手段と、第２の変換ビット信号と反転
ビット信号との間で、対応するビットごとに論理積を実
行し、複数の論理積信号を出力する論理積手段と、複数
の論理積信号について論理和を実行し、論理和信号を出
力する論理和手段とを含む。各第１および第２の変換ビ
ット信号は、第１の論理を示すビットの数が、第１およ
び第２のデータの対応するデータの絶対値に比例して増
加される。

【０００９】請求項２の発明に係る絶対値比較装置は、
予め定められた規則に従って、第１および第２のデータ
を各々が複数のビットを有する第１および第２の変換ビ
ット信号に変換する変換手段と、第１および第２の変換
ビット信号の間で、対応するビットごとに論理和を実行
し、複数の論理和信号を出力する論理和手段と、複数の
論理和信号を予め定められた規則に従って逆に変換し、
第１および第２のデータの一方を選択的に出力する逆変
換手段とを含む。各第１および第２の変換ビット信号
は、第１の論理を示すビットの数が、第１および第２の
データの対応するデータの絶対値に比例して増加され
る。

【００１０】請求項３の発明に係る絶対値比較装置は、
予め定められた規則に従って、第１および第２のデータ
を各々が複数のビットを有する第１および第２の変換ビ
ット信号に変換する変換手段と、第１および第２の変換
ビット信号の間で、対応するビットごとに論理積を実行
し、複数の論理積信号を出力する論理積手段と、複数の
論理積信号を予め定められた規則に従って逆に変換し、
第１および第２のデータの一方を選択的に出力する逆変
換手段とを含む。各第１および第２の変換ビット信号
は、第１の論理を示すビットの数が、第１および第２の
データの対応するデータの絶対値に比例して増加され
る。

【００１１】

【作用】請求項１の発明における絶対値比較装置では、
全加算器が必要とならないので、全加算器の使用によっ
て生じる遅延が防がれる。これに加えて、簡単化された
構成の絶対値比較装置が提供され得ることも指摘され
る。

【００１２】請求項２および３の発明における絶対値比
較装置では、上記の利点に加えて、さらに、絶対値比較
装置が逆変換手段を備えているので、２つのデータのう
ち大きな絶対値を有する方または小さな絶対値を有する
方が選択的に出力され得る。

【００１３】

【実施例】図１は、この発明の一実施例を示す絶対値比
較器のブロック図である。図１を参照して、この絶対値
比較器１００は、２の補数表現により表わされた入力デ
ータＡ（およびＢ）を受けるデコード回路（または変換
回路）１と、デコード回路１から出力された複数のビッ
ト信号ａを保持するレジスタ回路２と、レジスタ回路２
から出力された複数のビット信号ａ′を各ビットごとに
反転させる反転回路３と、反転されたビット信号／ａお
よびデコード回路１から出力されたビット信号ａを受け
る論理回路４とを含む。比較されるべき入力データは、
データ回路１に順次に与えられる。この絶対値比較器１
００は、順次に与えられる２つの入力データのそれぞれ
の絶対値を比較し、比較結果を示す出力信号Ｐを論理回
路４を介して出力する。

【００１４】図１に示したデコード回路１に関する入力
データＡと出力ビット信号ａとの間の関係が次の表１に
示される。

【００１５】

【表１】

【００１６】表１に示した例では、入力データＡとし
て、２の補数表現により表わされた３ビットのデータ
（Ａ２，Ａ１，Ａ０）が示されている。すなわち、図１
に示したデコード回路１は、２の補数表現により表わさ
れた入力データ（Ａ２，Ａ１，Ａ０）を受ける。各入力
データ（Ａ２，Ａ１，Ａ０）に対応する１０進数表現の
数が表１において記されている。たとえば、１０進数表
現の「３₁₀」は、２の補数表現において（０，１，１）
に相当する。

【００１７】デコード回路１は、２の補数表現の入力デ
ータ（Ａ２，Ａ１，Ａ０）を受け、予め定められた規則
に従ってこの入力データを複数のビット信号ａに変換す
る。変換されたビット信号（ａ３，ａ２，ａ１，ａ０）
が表１において示されている。たとえば、２の補数表現
の入力データが（０，１，１）であるとき、デコード回
路１は、変換されたビット信号（ａ３，ａ２，ａ１，ａ
０）として、（０，１，１，１）を出力する。

【００１８】２の補数表現におけるビットＡ２は、サイ
ンビットを示している。すなわち、入力データが正であ
るとき、サインビットＡ２は「０」である。他方、入力
データが負であるとき、サインビットＡ２は「１」であ
る。

【００１９】デコード回路１は、表１に示された規則、
すなわち予め定められた規則に従って、順次に与えられ
る２の補数表現の入力データ（Ａ２，Ａ１，Ａ０）を、
ビット信号（ａ３，ａ２，ａ１，ａ０）に順次に変換す
る。デコード回路１がハードウェア、すなわち電子回路
により構成される場合では、図２に示した回路構成か設
けられる。

【００２０】図２は、図１に示したデコード回路１の回
路図である。図２を参照して、デコード回路１は、ＡＮ
Ｄゲート１１ないし１５と、インバータ１６ないし１９
と、ＥＸ−ＮＯＲゲート２５と、ＥＸ−ＯＲゲート２６
と、信号線２０ないし２４と、信号線２０ないし２４と
接地との間に選択的に接続されたＮＭＯＳトランジスタ
とを含む。２の補数表現の入力データの各ビット信号Ａ
２，Ａ１，Ａ０およびこれらの反転信号は、ＡＮＤゲー
ト１１ないし１５，ＥＸ−ＮＯＲゲート２５およびＥＸ
−ＯＲゲート２６に選択的に与えられる。したがって、
ＡＮＤゲート１１は、（Ａ２，Ａ１，Ａ０）＝（０，
０，０）のときのみ、「１」または高レベル）の出力信
号ｇ０を出力する。ＡＮＤゲート１２は、（Ａ２，Ａ
１，Ａ０）＝（０，０，１）または（１，１，１）のと
きのみ、「１」の出力信号ｇ１またはｇ７を出力する。
ＡＮＤゲート１３は、（Ａ２，Ａ１，Ａ０）＝（０，
１，０）または（１，１，０）のときのみ、「１」の出
力信号ｇ２またはｇ６を出力する。ＡＮＤゲート１４
は、（Ａ２，Ａ１，Ａ０）＝（０、１、１）または
（１、０、１）のときのみ、「１」の出力信号ｇ３また
はｇ５を出力する。ＡＮＤゲート１５は、（Ａ２，Ａ
１，Ａ０）＝（１，０，０）のときのみ、「１」の出力
信号ｇ４を出力する。

【００２１】したがって、ＡＮＤゲート１１ないし１５
の１つが入力データ（Ａ２，Ａ１，Ａ０）に応答して、
「１」の出力信号を選択的に出力する。出力信号ｇ０が
「１」であるとき、インバータ１６ないし１９を介し
て、（０，０，０，０）が変換ビット信号（ａ３，ａ
２，ａ１，ａ０）として出力される。出力信号ｇ１また
はｇ７が「１」であるとき、（０，０，０，１）の変換
ビット信号が出力される。出力信号ｇ２またはｇ６が
「１」であるとき、変換ビット信号（０，０，１，１）
が出力される。出力信号ｇ３またはｇ５が「１」である
とき、変換ビット信号（０，１，１，１）が出力され
る。出力信号ｇ４が「１」であるとき、変換ビット信号
（１，１，１，１）が出力される。その結果、図２に示
したデコーダ回路１が、表１により示された関係を満た
していることが理解される。言い換えると、表１におい
て表わされた入力データと変換ビット信号との関係は、
図２に示した回路により実現され得る。

【００２２】比較されるべき２つの入力データがＡおよ
びＢであり、これらのデータＡおよびＢがデコード回路
１により変換ビット信号（ａ_n，ａ_{n - 1}，…，ａ₀）
および（ｂ_n，ｂ_{n - 1}，…，ｂ₀）に変換されるもの
と仮定する。変換ビット信号ａ_nないしａ₀は、レジス
タ回路２において一旦保持された後、保持されたビット
信号ａ_n′ないしａ₀′が反転回路３に与えられる。反
転回路３は、与えられたビット信号ａ_nないしａ₀につ
いて各ビットごとに与えられた信号を反転する。その結
果、反転されたビット信号／ａ_nないし／ａ₀およびも
う１つの入力データの変換ビット信号ｂ_nないしｂ
₀が、同時に論理回路４に与えられる。論理回路４は、
次の論理式により表わされた論理回路より構成されてい
る。

【００２３】Ｐ＝／ａ_n・ｂ_n＋／ａ_{n - 1}・ｂ_{n - 1}＋ … ＋／ａ₀・ｂ₀ …（１）すなわち、論理回路４は、２つの組のビット信号／ａ_n
ないし／ａ₀およびｂ _nないしｂ₀を受ける。論理式
（１）からわかるように、論理回路４は、対応する２つ
のビット信号について論理積を施す論理積回路と、論理
積処理により得られた論理積信号について論理和を施す
論理和回路とを含む。これらの論理積回路および論理和
回路は、論理式（１）を参照することにより、当業者に
より容易に設計され得ることが指摘される。

【００２４】その結果、論理和回路４は、２つの入力デ
ータＡおよびＢの比較結果を示す出力信号Ｐを出力す
る。信号Ｐが「０」であるとき、入力データＡおよびＢ
の間で、｜Ａ｜≧｜Ｂ｜が成り立つ。他方、信号Ｐが
「１」であるとき、｜Ａ｜＜｜Ｂ｜が成り立つ。すなわ
ち、２つのデータＡおよびＢのそれぞれの絶対値の比較
結果を示す出力信号Ｐが、論理回路４から出力される。

【００２５】次に、図１に示した絶対値比較器１００に
おける信号処理について説明する。たとえば、比較され
るべき入力データＡおよびＢとして、「−３_{1 0}」およ
び「２_{1 0}」がそれぞれ与えられるものと仮定する。前
述の表１を参照することにより、最初の時間期間Ｔ０に
おいてデコード回路１は、入力データ「−３_{1 0}」に対
応する２の補数表現データ（Ａ２，Ａ１，Ａ０）＝
（１，０，１）を、変換ビット信号（ａ３，ａ２，ａ
１，ａ０）＝（０，１，１，１）に変換する。この変換
ビット信号は一旦レジスタ回路２において保持される。

【００２６】次の時間期間Ｔ１において、もう１つの入
力データ「２」に相当する２進表現データ（０，１，
０）がデコード回路１に与えられる。デコード回路１
は、与えられたデータを変換ビット信号（ｂ３，ｂ２，
ｂ１，ｂ０）＝（０，０，１，１）に変換する。変換さ
れたビット信号（０，０，１，１）は論理回路４に与え
られる。

【００２７】したがって、論理回路４は、この時間期間
Ｔ１において、反転されたビット信号／ａ３，／ａ２，
／ａ１，／ａ０）として（０，１，１，１）および変換
ビット信号（ｂ３，ｂ２，ｂ１，ｂ０）として（０，
０，１，１）を同時に受ける。論理回路４は、前述の論
理式（１）に従って構成されているので、与えられた２
つの組のビット信号について次の論理演算を施す。

【００２８】Ｐ＝１・０＋０・０＋０・１＋０・１＝０ …（２）論理式（２）より、Ｐ＝「０」が得られるので、出力信
号Ｐに基づいて｜Ａ｜≧｜Ｂ｜が認識され得る。

【００２９】別の例では、比較されるべき入力データＡ
およびＢとして、「−２_{1 0}」および「３_{1 0}」がそれ
ぞれ与えられる。前述の表１を参照して、デコード回路
１は、入力データ「−２_{1 0}」に対応する変換ビット信
号（０，０，１，１）を出力する。したがって、反転回
路３により反転されたビット信号として、（１，１，
０，０）が論理回路４に与えられる。もう１つの入力デ
ータ「３_{1 0}」は、デコード回路１により、変換ビット
信号（０，１，１，１）に変換される。変換されたビッ
ト信号は論理回路４に与えられる。したがって、論理回
路４において、次の論理式（３）により表わされた論理
演算が施される。

【００３０】Ｐ＝１・０＋１・１＋０・１＋０・１＝１ …（３）論理式（３）により、Ｐ＝「１」が得られるので、出力
信号Ｐに基づいて｜Ａ｜＜｜Ｂ｜が認識される。

【００３１】さらに別の例では、比較されるべき入力デ
ータＡおよびＢとして、「−１_{1 0}」および「１_{1 0}」
が与えられる。したがって、デコード回路１は、ビット
信号（０，０，０，１）をビット信号（ａ３，ａ２，ａ
１，ａ０）および（ｂ３，ｂ２，ｂ１，ｂ０）として出
力する。したがって、論理回路４は、ビット信号（１，
１，１，０）および（０，０，０，１）を受けるので、
次の論理式（４）により表わされた論理演算が行なわれ
る。

【００３２】Ｐ＝１・０＋１・０＋１・０＋０・１＝０ …（４）したがって、Ｐ＝「０」が得られるので、｜Ａ｜≧｜Ｂ
｜が認識される。

【００３３】上記の記載からわかるように、図１に示し
た絶対値比較器１００を用いることにより、順次に与え
られる２つのデータＡおよびＢのそれぞれの絶対値が比
較され、出力信号Ｐに基づいて大きな方（または小さな
方）のデータが認識される。

【００３４】図３は、図１に示した絶対値比較器１００
における順次処理を説明するためのタイミングチャート
である。図３を参照して、時間期間Ｔ０ないしＴ３にお
いて、入力データＡ（０）ないしＡ（３）が順次にデコ
ード回路１に与えられる。デコード回路１は、それぞれ
の期間Ｔ０ないしＴ３において、変換ビット信号ａ
（０）ないしａ（３）をそれぞれ出力する。レジスタ回
路２は、１つの時間期間に相当する時間長さだけ与えら
れたビット信号を保持する。したがって、期間Ｔ１にお
いて、レジスタ回路２が保持されたビット信号ａ（０）
を出力するので、この期間Ｔ１において反転回路３を介
して反転されたビット信号／ａ（０）が出力される。そ
の結果、この期間Ｔ１において、先に与えられたデータ
Ａ（０）のビット信号／ａ（０）および後に与えられた
データＡ（１）のビット信号ａ（１）が、論理回路４に
同時に与えられることになる。その結果、論理回路４を
介して、入力データＡ（０）およびＡ（１）のそれぞれ
の絶対値の比較結果を示す出力信号Ｐ（０）が期間Ｔ１
において出力される。

【００３５】同様にして、次の期間Ｔ２では、入力デー
タの次の対Ａ（１）およびＡ（２）について、それぞれ
の絶対値の比較が行なわれる。入力データＡ（１）およ
びＡ（２）のそれぞれの絶対値の比較結果を示す信号Ｐ
（１）が、この期間Ｔ２において論理回路４から出力さ
れる。さらに次の期間Ｔ３では、入力データＡ（２）お
よびＡ（３）のそれぞれの絶対値の間で比較処理が行な
われる。比較結果を示す信号Ｐ（２）が、この期間Ｔ３
において論理回路４から出力される。

【００３６】図３からわかるように、図１に示した絶対
値比較器１００は、順次に与えられる入力データのう
ち、時間軸上で隣合った２つのデータの絶対値を比較
し、その比較結果を示す信号Ｐを順次に出力する。図１
に示した絶対値比較器１００は、全加算器を用いていな
いので、全加算器の使用によって生じていた遅延の問題
はない。すなわち、高速に絶対値の比較処理を行なうこ
とができる。これに加えて、図１に示した絶対値比較器
１００が極めて簡単な回路構成により形成されることも
指摘される。

【００３７】図４は、この発明の別の実施例を示す絶対
値比較器のブロック図である。図４を参照して、この絶
対値比較器２００は、順次に与えられる入力データＡを
受けるデコード回路５と、デコード回路５から出力され
るビット信号ａを受けるレジスタ回路２と、レジスタ回
路２により保持されたビット信号ａ′およびデコード回
路５からのビット信号ａ（およびｂ）を受ける論理和回
路６と、論理和回路６の出力ビット信号ｄを受けるエン
コード回路７とを含む。

【００３８】この実施例においても、デコード回路５
は、２の補数表現により表わされた入力データＡを受け
る。デコード回路５は、次の表２に示された規則に従っ
て、２の補数表現データ（Ａ２，Ａ１，Ａ０）を変換ビ
ット信号（Ａ６，Ａ５，…，Ａ０）に変換する。

【００３９】

【表２】

【００４０】たとえば、入力データが「３_{1 0}」である
とき、２進表現データ（０，１，１）がデコード回路５
に与えられる。デコード回路５は、表２の規則に従っ
て、変換ビット信号（０，１，１，１，１，１，１）を
出力する。この変換ビット信号は、レジスト回路２およ
び論理和回路６に与えられる。

【００４１】２組のビット信号ａ_nないしａ₀およびｂ
_nないしｂ₀が論理和回路６に与えられるものと仮定す
ると、論理和回路６は、次の論理式（５）により表わさ
れた論理回路によって構成されている。

【００４２】ｄ_n＝ａ_n＋ｂ_n …（５_n）ｄ_{n - 1}＝ａ_{n - 1}＋ｂ_{n - 1} …（５_{n - 1}）・・・ｄ₀＝ａ₀＋ｂ₀ …（５₀）すなわち、論理和回路６は、与えられた２組のビット信
号の対応するビットについて論理和演算を施し、それぞ
れの演算結果を示すビット信号ｄ_nないしｄ₀を出力す
る。出力ビット信号ｄ_nないしｄ₀はエンコード回路７
に与えられる。

【００４３】エンコード回路７は、前述の表２に従った
逆変換を行なう。すなわち、ビット信号ｄ_nないしｄ₀
を、表２に示した規則に従って、対応する２の補数表現
データに変換する。その結果、絶対値比較器２００に与
えられた２つの２の補数表現データのうち、大きい方の
データが、２の補数表現に従う出力データＱとしてエン
コード回路７から出力される。

【００４４】図５は、図４に示したデコード回路５の回
路図である。図５を参照して、デコード回路５は、２の
補数表現データのビット信号Ａ２，Ａ１，Ａ０およびこ
れらの反転信号を選択的に受けるように接続されたＡＮ
Ｄゲート５０ないし５７を含む。たとえば、入力データ
が「−３_{1 0}」であるとき、（１，０，１）の２の補数
表現データ（Ａ２，Ａ１，Ａ０）が与えられる。したが
ってＡＮＤゲート５５だけが「１」（または高レベル）
の出力信号を出力する。その結果、変換ビット信号（ａ
６，ａ５，…，ａ０）として、（０，０，１，１，１，
１，１）が出力される。明らかに、この変換は、前述の
表２に示された規則に従っている。

【００４５】別の例において、入力データが「０_{1 0}」
であるとき、２の補数表現データ（０，０，０）が与え
られる。ＡＮＤゲート５０だけが高レベルの信号を出力
する。したがって、変換ビット信号（０，０，０，０，
０，０，０）が出力される。

【００４６】図６は、図４に示したエンコード回路７の
回路図である。図６を参照して、このエンコード回路７
は、ビット信号ｄ６，ｄ５，…，ｄ０およびこれらの反
転信号を選択的に受けるように接続されたＡＮＤゲート
７１ないし７６を含む。たとえば、ビット信号（ｄ６，
ｄ５，…，ｄ０）が（０，０，１，１，１，１，１）で
あるとき、ＡＤＮゲート７２のみが「１」の出力信号を
出力する。したがって、（１，０，１）が２の補数表現
データ（Ｑ２，Ｑ１，Ｑ０）として出力される。この変
換は、明らかに、表２に示した規則に従う逆変換に相当
している。

【００４７】次に、図４に示した絶対値比較器における
比較処理について説明する。たとえば、比較されるべき
２つの入力データＡおよびＢが、「−３_{1 0}」および
「２₁ ₀」であるものと仮定する。最初の時間期間Ｔ０
において、「−３_{1 0}」に相当する２の補数表現データ
（１，０，１）がデコード回路５に与えられる。デコー
ド回路５は、表２の規則に従って、変換ビット信号（ａ
６，ａ５，…，ａ０）として（０，０，１，１，１，
１，１）をレジスタ回路２に与える。レジスタ回路２に
おいて一旦保持されたビット信号は、次の時間期間Ｔ１
において論理和回路６に与えられる。

【００４８】次の時間期間Ｔ１には、もう１つの入力デ
ータ「２_{1 0}」に相当する２進表現データ（０，１，
０）がデコード回路５に与えられる。デコード回路５
は、表２の規則に従って、変換ビット信号（０，０，
０，１，１，１，１）を変換ビット信号（ｂ６，ｂ５，
…，ｂ０）として出力する。

【００４９】したがって、後の時間期間Ｔ１において、
ビット信号（０，０，１，１，１，１，１）および
（０，０，０，１，１，１，１）が論理和回路６に同時
に与えられるので、論理和回路６は、出力ビット信号
（ｄ６，ｄ５，…，ｄ０）として（０，０，１，１，
１，１，１）を出力する。この出力ビット信号はエンコ
ード回路７に与えられ、エンコード回路７により表２の
規則に従う逆変換が施される。その結果、エンコード回
路７の出力データ（Ｑ２，Ｑ１，Ｑ０）として２進表現
データ（１，０，１）が出力される。この出力データ
は、１０進数表現における「−３_{1 0}」に相当してお
り、したがって、与えられた２つの入力データ「−３
_{1 0}」および「２_{1 0}」のうち、絶対値の大きい方のデ
ータが出力されていることがわかる。

【００５０】図７は、この発明のさらに別の実施例を示
す絶対値比較器のブロック図である。図７を参照して、
この絶対値比較器３００は、図４に示した絶対値比較器
２００と比較すると、論理和回路６に代えて論理積回路
８を含む。他の回路構成、すなわちデコード回路５，レ
ジスタ回路２およびエンコード回路７は、図４に示した
ものと同様である。すなわち、デコード回路５およびエ
ンコード回路７は、前述の表２の規則に従って、２の補
数表現データとビット信号との間で変換処理を行なう。

【００５１】論理積回路８は、次の論理式により表わさ
れた論理回路によって構成されている。

【００５２】ｓ_n＝ａ_n・ｂ_n …（６_n）ｓ_{n - 1}＝ａ_{n - 1}・ｂ_{n - 1} …（６_{n - 1}）・・・ｓ₀＝ａ₀・ｂ₀ …（６₀）すなわち、論理積回路８は、２組の与えられたビット信
号の対応するビットごとに論理積演算を施し、その演算
結果を示すビット信号ｓ_nないしｓ₀を出力する。出力
ビット信号ｓ_nないしｓ₀は、エンコード回路７に与え
られ、エンコード回路７により２進表現データに変換さ
れる。

【００５３】次に、図７に示した絶対値比較器３００に
おける比較処理について説明する。たとえば、入力デー
タＡおよびＢとして、「−３_{1 0}」および「２_{1 0}」が
順次に与えられるものと仮定する。最初の時間期間Ｔ０
において、デコード回路５は、２の補数表現データ
（１，０，１）を受け、（０，０，１，１，１，１，
１）を変換ビット信号（ａ６，ａ５，…，ａ０）として
出力する。次の時間期間Ｔ１において、デコード回路５
は、２の補数表現データ（０，１，０）を受け、（０，
０，０，１，１，１，１）を変換ビット信号（ｂ６，ｂ
５，…，０）として出力する。

【００５４】したがって、後の時間期間Ｔ１において、
ビット信号（０，０，１，１，１，１，１）および
（０，０，０，１，１，１，１）が論理積回路８に同時
に与えられる。論理積回路８は、与えられたビット信号
について論理積演算を施す。したがって、論理積回路８
は、（０，０，０，１，１，１，１）を出力ビット信号
（ｓ６，ｓ５，…ｓ０）として出力する。この出力ビッ
ト信号は、エンコード回路７に与えられ、エンコード回
路７により２の補数表現データ（Ｒ２，Ｒ１，Ｒ０）＝
（０，１，０）が出力される。この出力データは、１０
進数表現における「２_{1 0}」に相当しており、したがっ
て、図７に示した絶対値比較器３００が、与えられた２
つのデータのうち、絶対値の小さいほうのデータ（２の
補数表現データ）を出力することがわかる。

【００５５】以上に記載した実施例、すなわち図１，図
４および図７に示した絶対値比較器１００，２００およ
び３００では、比較されるべき２つのデータが時間軸上
で順次に与えられ、隣接する２つのデータごとにそれぞ
れの絶対値が比較された。以下の記載では、比較される
べき２つのデータが並列に与えられる実施例について説
明する。

【００５６】図８は、この発明のさらに別の実施例を示
す絶対値比較器のブロック図である。図８を参照して、
この絶対値比較器１０１は、入力データＡおよびＢをそ
れぞれ受ける２つのデコード回路１ａおよび１ｂと、デ
コード回路１ａの出力に接続された反転回路３と、デコ
ード回路１ｂおよび反転回路３からの出力ビット信号ｂ
および／ａを受ける論理回路４とを含む。各デコード回
路１ａおよび１ｂは、図１に示したデコード回路１（す
なわち図２に示したデコード回路１）と同じ回路構成を
有している。反転回路３および論理回路４も、図１に示
した反転回路３および論理回路４と同じ回路構成を有し
ている。したがって、図８に示した絶対値比較器１０１
は、後で説明する並列処理を除き、図１に示した絶対値
比較器１００と基本的に同様の比較処理を行なう。

【００５７】図９は、この発明のさらに別の実施例を示
す絶対値比較器のブロック図である。図９を参照して、
この絶対値比較器１０２は、入力データＡを受ける改善
されたデコード回路１ａ′と、入力データＢを受けるデ
コード回路１ｂと、デコード回路１ａ′および１ｂから
変換ビット信号／ａおよびｂを受ける論理回路４とを含
む。デコード回路１ｂおよび論理回路４は、図１に示し
たデコード回路１および論理回路４と同じ回路構成を有
している。一方、改善されたデコード回路１ａ′は、図
２に示したデコード回路１からインバータ１６ないし１
９が除かれた回路構成を有している。したがって、改善
されたデコード回路１ａ′を用いることにより、この絶
対値比較器１０２において反転回路３が必要でなくなっ
ている。

【００５８】図１０は、図８および図９に示した絶対値
比較器１０１および１０２における並列処理を説明する
ためのタイミングチャートである。たとえば、図８に示
した実施例について、時間期間Ｔ１０において、比較さ
れるべき２つの入力データＡ（０）およびＢ（０）が同
時にデコード回路１ａおよび１ｂに与えられる。したが
って、デコード回路１ａおよび１ｂは、変換ビット信号
ａおよびｂをそれぞれ出力する。反転回路３は、変換ビ
ット信号ａを受け、反転されたビット信号／ａをすぐに
出力する。したがって、この時間期間Ｔ１０において、
論理回路４が２つのビット信号／ａおよびｂを受けるの
で、この期間ｔ１０において論理回路４が比較結果を示
す出力信号Ｐ（０）を出力する。

【００５９】他の時間期間Ｔ１１ないしＴ１３について
も同様の比較処理が行なわれる。すなわち、各期間Ｔ１
１ないしＴ１３ごとに、与えられた２つのデータＡおよ
びＢのそれぞれの絶対値が比較され、対応する期間にお
いて比較結果を示す出力信号Ｐが出力される。

【００６０】図１１は、この発明のさらに別の実施例を
示す絶対値比較器のブロック図である。図１１を参照し
て、この絶対値比較器２０１は、入力データＡおよびＢ
を受けるデコード回路５ａおよび５ｂと、デコード回路
５ａおよび５ｂからの変換ビット信号ａおよびｂを受け
る論理和回路６と、論理和回路６からの出力ビット信号
ｓを受けるエンコード回路７とを含む。各デコード回路
５ａおよび５ｂは、図４に示したデコード回路５（すな
わち図５に示した回路５）と同じ回路構成を有してい
る。論理和回路６およびエンコード回路７も、図４に示
した論理和回路６およびエンコード回路７と同様の回路
構成を有している。すなわち、図１１に示した絶対値比
較器２０１は、図４の絶対値比較器２００の並列処理版
に相当しており、基本的に同じ比較処理か行なわれる。

【００６１】図１２は、この発明のさらに別の実施例を
示す絶対値比較器のブロック図である。図１２を参照し
て、この絶対値比較器３０１は、入力データＡおよびＢ
をそれぞれ受けるデコード回路５ａおよび５ｂと、デコ
ード回路５ａおよび５ｂからの変換ビット信号ａおよび
ｂを受ける論理積回路８と、論理積回路８からの出力ビ
ット信号ｓを受けるエンコード回路７とを含む。すなわ
ち、図１２に示した絶対値比較器３０１は、図７に示し
た絶対値比較器３００の並列処理版に相当しており、基
本的に同じ比較処理が行なわれる。

【００６２】このように、上記のいずれの絶対値比較器
も、全加算器を用いておらず、かつ極めて簡単化された
回路構成により実現され得る。したがって、全加算器の
使用により生じていた遅延がなくなるので、与えられた
データの絶対値の比較が短時間で行なわれ得る。したが
って、これらの絶対値比較器は、たとえば図１３に示し
た相関演算器９４における絶対値比較器９３として映像
信号処理装置に適用することができる。

【００６３】これに加えて、順次処理型絶対値比較器
（図１，図４および図７に示した絶対値比較器１００，
２００および３００）および並列処理型絶対値比較器
（図８，図９，図１１および図１２に示した絶対値比較
器１０１，１０２，２０１および３０１）が提供されて
いるので、応用技術分野に応じてこれらの絶対値比較器
を選択的に適用できる。

【００６４】さらには、上記の実施例では、この発明に
係る絶対値比較器がハードウェア、すなわち電子回路に
より実現される例について説明がなされたが、この発明
に従う絶対値比較器はソフトウェア、すなわちプログラ
ミングによっても構成される得ることが指摘される。

【００６５】

【発明の効果】以上のように、この発明によれば、全加
算器を必要とすることなく、かつ極めて簡単な構成によ
り絶対値比較装置が構成され得るので、与えられたデー
タの絶対値を高速に比較する絶対値比較装置が得られ
た。

【図面の簡単な説明】

【図１】この発明の一実施例を示す絶対値比較器のブロ
ック図である。

【図２】図１に示したデコード回路の回路図である。

【図３】図１に示した絶対値比較器の順次処理を説明す
るためのタイミングチャートである。

【図４】この発明の別の実施例を示す絶対値比較器のブ
ロック図である。

【図５】図４に示したデコード回路の回路図である。

【図６】図４に示したエンコード回路の回路図である。

【図７】この発明のさらに別の実施例を示す絶対値比較
器のブロック図である。

【図８】この発明のさらに別の実施例を示す絶対値比較
器のブロック図である。

【図９】この発明のさらに別の実施例を示す絶対値比較
器のブロック図である。

【図１０】図８および図９に示した絶対値比較器におけ
る並列処理を説明するためのタイミングチャートであ
る。

【図１１】この発明のさらに別の実施例を示す絶対値比
較器のブロック図である。

【図１２】この発明のさらに別の実施例を示す絶対値比
較器のブロック図である。

【図１３】絶対値比較器を用いている映像信号処理装置
のブロック図である。

【符号の説明】

１デコード回路２レジスタ回路３反転回路４論理回路１００絶対値比較器

Claims

(57)【特許請求の範囲】

【請求項１】第１および第２のデータのそれぞれの絶
対値を比較する絶対値比較装置であって、予め定められた規則に従って、第１および第２のデータ
を各々が複数のビットを有する第１および第２の変換ビ
ット信号に変換する変換手段を含み、各前記第１および第２の変換ビット信号は、第１の論理
を示すビットの数が、前記第１および第２のデータの対
応するデータの絶対値に比例して増加され、前記第１の変換ビット信号の各ビットを反転させ、反転
ビット信号を出力する反転手段と、第２の変換ビット信号と反転ビット信号との間で、対応
するビットごとに論理積を実行し、複数の論理積信号を
出力する論理積手段と、前記複数の論理積信号について論理和を実行し、論理和
信号を出力する論理和手段とを含む、絶対値比較装置。
【請求項２】第１および第２のデータのそれぞれの絶
対値を比較する絶対値比較装置であって、予め定められた規則に従って、第１および第２のデータ
を各々が複数のビットを有する第１および第２の変換ビ
ット信号に変換する変換手段を含み、各前記第１および第２の変換ビット信号は、第１の論理
を示すビットの数が、前記第１および第２のデータの対
応するデータの絶対値に比例して増加され、第１および第２の変換ビット信号の間で、対応するビッ
トごとに論理和を実行し、複数の論理和信号を出力する
論理和手段と、前記複数の論理和信号を、前記予め定められた規則に従
って逆に変換し、前記第１および第２のデータの一方を
選択的に出力する逆変換手段とを含む、絶対値比較装
置。
【請求項３】第１および第２のデータのそれぞれの絶
対値を比較する絶対値比較装置であって、予め定められた規則に従って、第１および第２のデータ
を各々が複数のビットを有する第１および第２の変換ビ
ット信号に変換する変換手段を含み、各前記第１および第２の変換ビット信号は、第１の論理
を示すビットの数が、前記第１および第２のデータの対
応するデータの絶対値に比例して増加され、第１および第２の変換ビット信号の間で、対応するビッ
トごとに論理積を実行し、複数の論理積信号を出力する
論理積手段と、前記複数の論理積信号を、前記予め定められた規則に従
って逆に変換し、前記第１および第２のデータの一方を
選択的に出力する逆変換手段とを含む、絶対値比較装
置。