JPS62284470A - 累算器付乗算器回路 - Google Patents
累算器付乗算器回路Info
- Publication number
- JPS62284470A JPS62284470A JP61126636A JP12663686A JPS62284470A JP S62284470 A JPS62284470 A JP S62284470A JP 61126636 A JP61126636 A JP 61126636A JP 12663686 A JP12663686 A JP 12663686A JP S62284470 A JPS62284470 A JP S62284470A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- register
- preload
- accumulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009825 accumulation Methods 0.000 claims abstract description 39
- 230000036316 preload Effects 0.000 claims description 41
- 238000000034 method Methods 0.000 claims 1
- 230000001186 cumulative effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000007873 sieving Methods 0.000 description 3
- 206010033799 Paralysis Diseases 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の目的］
（産業上の利用分野）
この発明は乗算器回路に係り、特に累算機能を備えた累
算器付乗算器回路に関する。
算器付乗算器回路に関する。
（従来の技術）
累算機能を備えた従来の乗算器回路を第８図のブロック
図に示す。第８図において、１１は乗数Ｘを格納するＸ
レジスタ、１２は被乗数Ｙを格納するＹレジスタ、１３
は上記乗数Ｘと被乗数Ｙとを乗算して積データＭ（Ｍ−
Ｘ−Ｙ）を得る乗算器回路、１４は上記乗ＩＮ器回路１
３で得られた積データＭと後述するプリロードレジスタ
２０に格納されているデータＲｐとが供給され、積選択
信号ＭＳに応答していずれかのデータを選択的に送出す
る積選択ロジック、１６は上記積選択ロジック１４から
のデータを第１の入力データ、後述する累算制御ロジッ
ク２２からのデータを第２の入力データとし、第１゜第
２の入力データを合計する合計回路、１７はこの合計デ
ータを格納する累算器レジスタ、１８は上記累算器レジ
スタ１７の出力データＲａ、外部端子１９に供給される
プリロードデータＫ及び上記プリロードレジスタ２０に
格納されているデータＲρとが供給され、プリロード制
御信号ＰＣ，フィールド選択信号Ｆｓに応答していずれ
かのデータを選択的に上記プリロードレジスタ２０に送
出するプリロード選択ロジック、２１は上記プリロード
レジスタ２０に格納されているデータＲｐと上記累算器
レジスタ１７に格納されているデータＲａとが供給され
、累算選択信号ＡＳに応答していずれかのデータを選択
的に上記累算制御ロジック２２に送出する累算選択ロジ
ックである。そして、上記累算制御ロジック２２は累算
信号ＡＣＣ及び加減算信号Ｓｕｂ／Ａｄｄに応答して、
上記累算選択ロジック２１からのデータに対して処理を
行ない、処理されたデータを上記合計回路１６に第２の
入力データとして供給する。
図に示す。第８図において、１１は乗数Ｘを格納するＸ
レジスタ、１２は被乗数Ｙを格納するＹレジスタ、１３
は上記乗数Ｘと被乗数Ｙとを乗算して積データＭ（Ｍ−
Ｘ−Ｙ）を得る乗算器回路、１４は上記乗ＩＮ器回路１
３で得られた積データＭと後述するプリロードレジスタ
２０に格納されているデータＲｐとが供給され、積選択
信号ＭＳに応答していずれかのデータを選択的に送出す
る積選択ロジック、１６は上記積選択ロジック１４から
のデータを第１の入力データ、後述する累算制御ロジッ
ク２２からのデータを第２の入力データとし、第１゜第
２の入力データを合計する合計回路、１７はこの合計デ
ータを格納する累算器レジスタ、１８は上記累算器レジ
スタ１７の出力データＲａ、外部端子１９に供給される
プリロードデータＫ及び上記プリロードレジスタ２０に
格納されているデータＲρとが供給され、プリロード制
御信号ＰＣ，フィールド選択信号Ｆｓに応答していずれ
かのデータを選択的に上記プリロードレジスタ２０に送
出するプリロード選択ロジック、２１は上記プリロード
レジスタ２０に格納されているデータＲｐと上記累算器
レジスタ１７に格納されているデータＲａとが供給され
、累算選択信号ＡＳに応答していずれかのデータを選択
的に上記累算制御ロジック２２に送出する累算選択ロジ
ックである。そして、上記累算制御ロジック２２は累算
信号ＡＣＣ及び加減算信号Ｓｕｂ／Ａｄｄに応答して、
上記累算選択ロジック２１からのデータに対して処理を
行ない、処理されたデータを上記合計回路１６に第２の
入力データとして供給する。
第９図は上記従来回路において、制御信＠Ｍｓ。
ＡＳ、Ａｃｃ及びＳｕｂ／Ａｄｄの設定に基づき、合計
回路１６で行われる処理結果をまとめて示す図である。
回路１６で行われる処理結果をまとめて示す図である。
ただし、第９図においてＭは乗算器回路１３の出力デー
タ、Ｒａは乗算器レジスタ１７の出力データ、Ｒｐはプ
リロードレジスタ２０の出力データである。このように
、第８図のような構成の乗算器回路において、上記第９
図のような処理機能を使用することにより種々の演算を
行なうことができる。
タ、Ｒａは乗算器レジスタ１７の出力データ、Ｒｐはプ
リロードレジスタ２０の出力データである。このように
、第８図のような構成の乗算器回路において、上記第９
図のような処理機能を使用することにより種々の演算を
行なうことができる。
しかしながら、この従来回路では累減篩を行なうことが
できないという欠点がある。これについて以下に詳しく
説明する。
できないという欠点がある。これについて以下に詳しく
説明する。
まず、プリロード選択信号ｐｃ及びフィールド選択信号
ＦＳを共に１にすることにより、プリロード選択ロジッ
ク１８が外部端子１９に供給されるデータＫを選択出力
する。これにより、プリロードレジスタ２０にはデータ
Ｋがセットされる。次にＸレジスタ１１に最初の乗数×
１を格納し、Ｙレジスタ１２に最初の被乗数Ｙ１を格納
する。そして、積選択信号Ｍ Ｓ 、累ＩＩ選択信号Ａ
Ｓ、累算制御信号ＡＣＣ，加減算信号Ｓｕｂ／Ａｄｄを
０．１．１゜１に設定することにより、プリロードレジ
スタ２０のデータにと、乗算器回路１３で乗算された最
初の積データＭ１ （Ｍｌ−Ｘｌ・Ｙｌ）との累減篩を
行なうことができる。すなわら、この累減篩の後、累算
器レジスタ１７にセットされるデータＲａ１は次式で与
えられる。
ＦＳを共に１にすることにより、プリロード選択ロジッ
ク１８が外部端子１９に供給されるデータＫを選択出力
する。これにより、プリロードレジスタ２０にはデータ
Ｋがセットされる。次にＸレジスタ１１に最初の乗数×
１を格納し、Ｙレジスタ１２に最初の被乗数Ｙ１を格納
する。そして、積選択信号Ｍ Ｓ 、累ＩＩ選択信号Ａ
Ｓ、累算制御信号ＡＣＣ，加減算信号Ｓｕｂ／Ａｄｄを
０．１．１゜１に設定することにより、プリロードレジ
スタ２０のデータにと、乗算器回路１３で乗算された最
初の積データＭ１ （Ｍｌ−Ｘｌ・Ｙｌ）との累減篩を
行なうことができる。すなわら、この累減篩の後、累算
器レジスタ１７にセットされるデータＲａ１は次式で与
えられる。
Ｒａ１−Ｘｌ−Ｙｌ−Ｋ −１次にＸレ
ジスタ１１に乗数×２を、Ｙレジスタ１２に被乗数Ｙ２
をそれぞれ格納し、累算選択信号Ａｓを０にすることに
より、累算器レジスタ１７のデータＲａ１と次の積デー
タＭ２ （第２−Ｘ２−Ｙ２）との累減篩を行なう。こ
の後に累算器レジスタ１７にセットされるデータＲａ２
は次式で与えられる。
ジスタ１１に乗数×２を、Ｙレジスタ１２に被乗数Ｙ２
をそれぞれ格納し、累算選択信号Ａｓを０にすることに
より、累算器レジスタ１７のデータＲａ１と次の積デー
タＭ２ （第２−Ｘ２−Ｙ２）との累減篩を行なう。こ
の後に累算器レジスタ１７にセットされるデータＲａ２
は次式で与えられる。
Ｒａ２＝Ｘ２ ・Ｙ２−Ｒａ１
−Ｘ２・Ｙ２−Ｘｉ・Ｙ１＋Ｋ ・・・ ２ところで
、本来、累減篩という演算は、初期値から項を順次減算
するものである。すなわら、答え−初期値一項１−項２
−・・・−項Ｎであり、上記１．２式に対応するＲａ１
．Ｒａ２の値は本来、次の３．４式に示されるようなも
のになるべきである。
、本来、累減篩という演算は、初期値から項を順次減算
するものである。すなわら、答え−初期値一項１−項２
−・・・−項Ｎであり、上記１．２式に対応するＲａ１
．Ｒａ２の値は本来、次の３．４式に示されるようなも
のになるべきである。
Ｒａ１−に−Ｘｉ−Ｙｌ ・・ ３
Ｒａ２−に−Ｘｌ−Ｙｌ−Ｘ２−Ｙ２ ・ ４（発明
が解決しようとする問題点） このように、従来回路では本来の累減算を行なうことが
できないという欠点がある。
が解決しようとする問題点） このように、従来回路では本来の累減算を行なうことが
できないという欠点がある。
そこで、この発明は本来の累減算を始めとして種々の演
算を行なうことができる累算器付乗算器回路を提供する
ことにある。
算を行なうことができる累算器付乗算器回路を提供する
ことにある。
［発明の構成］
（問題点を解決するための手段）
この発明の累算器付乗算器回路は、デジタル乗算器回路
と、演算信号に応答して上記デジタル乗算器回路のデー
タをそのままもしくは極性を反転して送出する演算回路
と、上記演算回路からのデータが第１の入力データとし
て供給され、第１の入力データと第２の入力データとを
合計する合計回路と、上記合計回路からのデータを格納
する累算器レジスタと、外部端子に供給されるプリ０−
ドデータを格納するプリロードレジスタと、累算選択信
号に応答して上鮎累算器レジスタのデータと上記プリロ
ードレジスタのデータを選択的に送出する累算選択回路
と、累算制御信号及び加減算１１１１Ｊ ＩＩＩ信号に
応答して上記累算選択回路のデータを処理し、上記合計
回路に第２の入力データとして選択的に送出する累算制
御信号とから構成されている。
と、演算信号に応答して上記デジタル乗算器回路のデー
タをそのままもしくは極性を反転して送出する演算回路
と、上記演算回路からのデータが第１の入力データとし
て供給され、第１の入力データと第２の入力データとを
合計する合計回路と、上記合計回路からのデータを格納
する累算器レジスタと、外部端子に供給されるプリ０−
ドデータを格納するプリロードレジスタと、累算選択信
号に応答して上鮎累算器レジスタのデータと上記プリロ
ードレジスタのデータを選択的に送出する累算選択回路
と、累算制御信号及び加減算１１１１Ｊ ＩＩＩ信号に
応答して上記累算選択回路のデータを処理し、上記合計
回路に第２の入力データとして選択的に送出する累算制
御信号とから構成されている。
（作用）
この発明の累算器付乗算器回路では、演算回路を設け、
この演算回路で演算信号に応答してデジタル乗算器回路
のデータをそのままもしくは極性を反転して送出するこ
とにより、プリロードレジスタに格納されたプリロード
データからデジタル乗算器回路の積データの減算処理を
行なうようにしている。
この演算回路で演算信号に応答してデジタル乗算器回路
のデータをそのままもしくは極性を反転して送出するこ
とにより、プリロードレジスタに格納されたプリロード
データからデジタル乗算器回路の積データの減算処理を
行なうようにしている。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る累算器付乗算器回路の構成を示
すブロック図である。
すブロック図である。
第１図において、１１は乗数Ｘを格納するＸレジスタ、
１２は被乗数Ｙを格納するＹレジスタ、１３は上記乗数
Ｘと被乗数Ｙとを乗算して積データＭ（Ｍ−Ｘ−Ｙ）を
得る乗算器回路、１４は上記乗算器回路１３で得られた
積データＭと後述するプリロードレジスタ２０に格納さ
れているデータＲＤとが供給され、積選択信号ＭＳに応
答していずれかのデータを選択的に送出する積選択ロジ
ック、１５は上記積選択ロジック１４からの出力データ
が供給され、演算信号ＭＣに応答して上記上記積選択ロ
ジック１４からρ出力データＭｄをそのまま、もしくは
極性反転して−Ｍｄとして送出する演算制御ロジック、
１６は上記演算制御ロジック１５からのデータを第１の
入力データ、後述するｍ１ｌｌ ＩＩＩ ＩＩＩロジッ
ク２２からのデータを第２の入力データとし、第１゜第
２の入力データを合計する合計回路、１７はこの合計デ
ータを格納する累算器レジスタ、１８は上記累算器レジ
スタ１７の出力データＲａ、外部端子１９に供給される
プリロードデータＫ及び上記プリロードレジスタ２０に
格納されているデータＲｐとが供給され、プリロード制
御信号ＰＣ，フィールド選択信号ＦＳに応答していずれ
かのデータを選択的に上記プリロードレジスタ２０に送
出するプリロード選択ロジック、２１は上記プリロード
レジスタ２０に格納されているデータＲｏと上記累算器
レジスタ１１に格納されているデータＲａとが供給され
、累算選択信号Ａｓに応答していずれかのデータを選択
的に累算選択ロジック２２に送出する累算選択ロジック
である。そして、上記累算制御Ｉｌロジック２２は累算
器＠Ａｃｃ及び加減算信号Ｓｕｂ／Ａｄｄに応答して、
上記累算選択ロジック２１からのデータに対して処理を
行ない、処理されたデータを上記合計回路１６に第２の
入力データとして供給する。
１２は被乗数Ｙを格納するＹレジスタ、１３は上記乗数
Ｘと被乗数Ｙとを乗算して積データＭ（Ｍ−Ｘ−Ｙ）を
得る乗算器回路、１４は上記乗算器回路１３で得られた
積データＭと後述するプリロードレジスタ２０に格納さ
れているデータＲＤとが供給され、積選択信号ＭＳに応
答していずれかのデータを選択的に送出する積選択ロジ
ック、１５は上記積選択ロジック１４からの出力データ
が供給され、演算信号ＭＣに応答して上記上記積選択ロ
ジック１４からρ出力データＭｄをそのまま、もしくは
極性反転して−Ｍｄとして送出する演算制御ロジック、
１６は上記演算制御ロジック１５からのデータを第１の
入力データ、後述するｍ１ｌｌ ＩＩＩ ＩＩＩロジッ
ク２２からのデータを第２の入力データとし、第１゜第
２の入力データを合計する合計回路、１７はこの合計デ
ータを格納する累算器レジスタ、１８は上記累算器レジ
スタ１７の出力データＲａ、外部端子１９に供給される
プリロードデータＫ及び上記プリロードレジスタ２０に
格納されているデータＲｐとが供給され、プリロード制
御信号ＰＣ，フィールド選択信号ＦＳに応答していずれ
かのデータを選択的に上記プリロードレジスタ２０に送
出するプリロード選択ロジック、２１は上記プリロード
レジスタ２０に格納されているデータＲｏと上記累算器
レジスタ１１に格納されているデータＲａとが供給され
、累算選択信号Ａｓに応答していずれかのデータを選択
的に累算選択ロジック２２に送出する累算選択ロジック
である。そして、上記累算制御Ｉｌロジック２２は累算
器＠Ａｃｃ及び加減算信号Ｓｕｂ／Ａｄｄに応答して、
上記累算選択ロジック２１からのデータに対して処理を
行ない、処理されたデータを上記合計回路１６に第２の
入力データとして供給する。
第２図ないし第６図はそれぞれ、上記積選択ロジック１
４、演算制御ロジック１５、プリロード選択ロジック１
８、累算選択ロジック２１及び累韓制御口シック２２の
機能の真理値状態ををまとめて示した図である。ただし
、第３図中のＭｄは積選択ロジック１４からの送出デー
タであり、第６図中のＲは累算選択ロジック２１からの
送出データである。
４、演算制御ロジック１５、プリロード選択ロジック１
８、累算選択ロジック２１及び累韓制御口シック２２の
機能の真理値状態ををまとめて示した図である。ただし
、第３図中のＭｄは積選択ロジック１４からの送出デー
タであり、第６図中のＲは累算選択ロジック２１からの
送出データである。
第７図は上記実施例回路において、各種制御信号ＭＳ、
Ａｓ、ＭＣ，ＡＣＣ及びＳｕｂ／Ａｄｄの設定に基づき
、合計回路１６で行われる処理結果をまとめて示す図で
ある。ただし、第７図においてＭは乗算器回路１３の出
力データ、Ｒａは乗算器レジスタ１７の出力データ、Ｒ
ｐはプリロードレジスタ２０の出力データである。この
ように、第１図のような構成の乗算器回路において、上
記第７図のような処理機能を使用することにより種々の
演算を行なうことができる。
Ａｓ、ＭＣ，ＡＣＣ及びＳｕｂ／Ａｄｄの設定に基づき
、合計回路１６で行われる処理結果をまとめて示す図で
ある。ただし、第７図においてＭは乗算器回路１３の出
力データ、Ｒａは乗算器レジスタ１７の出力データ、Ｒ
ｐはプリロードレジスタ２０の出力データである。この
ように、第１図のような構成の乗算器回路において、上
記第７図のような処理機能を使用することにより種々の
演算を行なうことができる。
ここで、従来回路で行なうことができなかった累減環を
行なう場合の動作を以下に説明する。
行なう場合の動作を以下に説明する。
まず、プリロード選択信号ｐｃ及びフィールド選択信号
ＦＳを共に１にすることにより、プリロード選択ロジッ
ク１８が外部端子１９に供給されるデータＫを選択出力
する。これにより、プリロードレジスタ２０にはデータ
Ｋがセットされる。次にＸレジスタ１１に最初の乗数×
１を格納し、Ｙレジスタ１２に最初の被乗数Ｙ１を格納
する。そして、積選択信号ＭＳ、演算信４Ｍｃ、累算選
択信号Ａｓ。
ＦＳを共に１にすることにより、プリロード選択ロジッ
ク１８が外部端子１９に供給されるデータＫを選択出力
する。これにより、プリロードレジスタ２０にはデータ
Ｋがセットされる。次にＸレジスタ１１に最初の乗数×
１を格納し、Ｙレジスタ１２に最初の被乗数Ｙ１を格納
する。そして、積選択信号ＭＳ、演算信４Ｍｃ、累算選
択信号Ａｓ。
累算制郊信号ＡＣＣ，加減算信号Ｓｕｂ／Ａｄｄを０．
１．１，１．０に設定することにより、まず、乗算器回
路１３で乗算された最初の積データＭ１ （Ｍｌ−Ｘｌ
・Ｙｌ）が演算制御ロジック１５で極性反転される。こ
の極性反転とは、データが２進数の場合、２の補数をと
ることを意味する。
１．１，１．０に設定することにより、まず、乗算器回
路１３で乗算された最初の積データＭ１ （Ｍｌ−Ｘｌ
・Ｙｌ）が演算制御ロジック１５で極性反転される。こ
の極性反転とは、データが２進数の場合、２の補数をと
ることを意味する。
また、上記極性反転された最初の積データーＭ１とプリ
ロードレジスタ２０のデータにとの合計が合計回路１Ｇ
で行われる。すなわち、この合計演算の後、累算器レジ
スタ１７にセットされるデータＲａ１は次式で与えられ
る。
ロードレジスタ２０のデータにとの合計が合計回路１Ｇ
で行われる。すなわち、この合計演算の後、累算器レジ
スタ１７にセットされるデータＲａ１は次式で与えられ
る。
Ｒａ１−に−Ｘｌ−Ｙｌ −５次にＸレ
ジスタ１１に乗数×２を、Ｙレジスタ１２に被乗数Ｙ２
をそれぞれ格納し、累算選択信号ＡＳをＯにすることに
より、累算器レジスタ２１のデータＲａｌと次の極性反
転された積データーＭ２ （Ｍ２−Ｘ２・Ｙ２）との合
計演算を合計回路１６で行なう。この後に累算器レジス
タ１７にセットされるデータＲａ２は次式で与えられる
。
ジスタ１１に乗数×２を、Ｙレジスタ１２に被乗数Ｙ２
をそれぞれ格納し、累算選択信号ＡＳをＯにすることに
より、累算器レジスタ２１のデータＲａｌと次の極性反
転された積データーＭ２ （Ｍ２−Ｘ２・Ｙ２）との合
計演算を合計回路１６で行なう。この後に累算器レジス
タ１７にセットされるデータＲａ２は次式で与えられる
。
Ｒａ２−Ｒａ１−Ｘ２・Ｙ２
−に−Ｘｌ−Ｙ１−Ｘ２−Ｙ２ ・ ６以下、同様の
演算を繰返し行なうことにより本来の累減環が順次実行
され、最終的な累減環結果が累算器レジスタ１７から出
力される。
演算を繰返し行なうことにより本来の累減環が順次実行
され、最終的な累減環結果が累算器レジスタ１７から出
力される。
このように、上記実施例回路では従来回路に対して演算
制御ロジック１５を追加するだけで本来の累減環を行な
うことができる。しかも、演算信号ＭＣを０に設定すれ
ば、積選択ロジック１４の出力データがそのままのレベ
ルで合計回路１５に供給される。このため、このときは
従来回路と等価な回路構成となり、従来回路で行なうこ
とができる演算処理は全て同様に行なうことができる。
制御ロジック１５を追加するだけで本来の累減環を行な
うことができる。しかも、演算信号ＭＣを０に設定すれ
ば、積選択ロジック１４の出力データがそのままのレベ
ルで合計回路１５に供給される。このため、このときは
従来回路と等価な回路構成となり、従来回路で行なうこ
とができる演算処理は全て同様に行なうことができる。
［発明の効果コ
以上説明したようにこの発明の累算器付乗算器回路では
、演算回路を設け、この演算回路で演算信号に応答して
デジタル乗算器回路のデータをそのままもしくは極性を
反転して送出し、プリロードレジスタに格納されたプリ
ロードデータからデジタル乗算器回路の積データの減算
処理を行なうようにしたので、本来の累減環を始めとし
て種々の演算を行なうことができる。
、演算回路を設け、この演算回路で演算信号に応答して
デジタル乗算器回路のデータをそのままもしくは極性を
反転して送出し、プリロードレジスタに格納されたプリ
ロードデータからデジタル乗算器回路の積データの減算
処理を行なうようにしたので、本来の累減環を始めとし
て種々の演算を行なうことができる。
第１図はこの発明に係る累算器付乗算器回路の一実施例
の構成を示すブロック図、第２図ないし第６図はそれぞ
れ上記実施例回路内の各回路の機能の真理値状態を示す
図、第７図は上記実施例回路の合計回路で行われる処理
結果をまとめて示す図、第８図は従来回路のブロック図
、第９図は上記従来回路の合計回路で行われる処理結果
をまとめて示す図である。 １１・・・Ｘレジスタ、１２・・・Ｙレジスタ、１３・
・・乗算器回路、１４・・・積選択ロジック、１５・・
・演痺制郊ロジック、１６・・・合計回路、１７・・・
累算器レジスタ、１８・・・プリロード選択ロジック、
１９・・・外部端子、２０・・・プリロードレジスタ、
２１・・・累算選択ロジック、２２・・・累算制御ロジ
ック。 第２図 第３図 第４図 第５図 第、６図 第７図 第８図
の構成を示すブロック図、第２図ないし第６図はそれぞ
れ上記実施例回路内の各回路の機能の真理値状態を示す
図、第７図は上記実施例回路の合計回路で行われる処理
結果をまとめて示す図、第８図は従来回路のブロック図
、第９図は上記従来回路の合計回路で行われる処理結果
をまとめて示す図である。 １１・・・Ｘレジスタ、１２・・・Ｙレジスタ、１３・
・・乗算器回路、１４・・・積選択ロジック、１５・・
・演痺制郊ロジック、１６・・・合計回路、１７・・・
累算器レジスタ、１８・・・プリロード選択ロジック、
１９・・・外部端子、２０・・・プリロードレジスタ、
２１・・・累算選択ロジック、２２・・・累算制御ロジ
ック。 第２図 第３図 第４図 第５図 第、６図 第７図 第８図
Claims (4)
- （１）デジタル乗算器回路と、演算信号に応答して上記
デジタル乗算器回路のデータをそのままもしくは極性を
反転して送出する演算回路と、上記演算回路からのデー
タが第１の入力データとして供給され、第１の入力デー
タと第２の入力データとを合計する合計回路と、上記合
計回路からのデータを格納する累算器レジスタと、外部
端子に供給されるプリロードデータを格納するプリロー
ドレジスタと、累算選択信号に応答して上記累算器レジ
スタのデータと上記プリロードレジスタのデータを選択
的に送出する累算選択回路と、累算制御信号及び加減算
制御信号に応答して上記累算選択回路のデータを処理し
、上記合計回路に第２の入力データとして選択的に送出
する累算制御回路とを具備したことを特徴とする累算器
付乗算器回路。 - （２）前記累算制御回路は、累算制御信号の第１の状態
に応答してデータの送出は行なわず、累算制御信号の第
２の状態及び加減算制御信号の第１の状態に応答して前
記累算選択回路のデータをそのまま選択し、累算制御信
号の第２の状態及び加減算制御信号の第２の状態に応答
して前記累算選択回路のデータを極性を反転して前記合
計回路に第２の入力データとして送出する特許請求の範
囲第１項に記載の累算器付乗算器回路。 - （３）前記デジタル乗算器回路と前記演算回路との間に
は、前記デジタル乗算器回路のデータと前記プリロード
レジスタのデータが供給され、積選択信号に応答してい
ずれかのデータを選択的に前記演算回路に送出する積選
択回路が設けられている特許請求の範囲第１項の記載の
累算器付乗算器回路。 - （４）前記プリロードレジスタには、前記累算器レジス
タのデータ、前記プリロードレジスタのデータ及び前記
外部端子に供給されるプリロードデータが供給され、プ
リロード制御信号及びフィールド選択信号に応答してこ
れらのデータを選択的に送出するプリロード選択回路の
送出データが供給される特許請求の範囲第１項に記載の
累算器付乗算器回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126636A JPS62284470A (ja) | 1986-05-31 | 1986-05-31 | 累算器付乗算器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126636A JPS62284470A (ja) | 1986-05-31 | 1986-05-31 | 累算器付乗算器回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62284470A true JPS62284470A (ja) | 1987-12-10 |
Family
ID=14940099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126636A Pending JPS62284470A (ja) | 1986-05-31 | 1986-05-31 | 累算器付乗算器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62284470A (ja) |
-
1986
- 1986-05-31 JP JP61126636A patent/JPS62284470A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4707800A (en) | Adder/substractor for variable length numbers | |
| JPH0370411B2 (ja) | ||
| JPS61214025A (ja) | 差の絶対値比較回路 | |
| JPH11327875A (ja) | 演算回路 | |
| JPS62284470A (ja) | 累算器付乗算器回路 | |
| JPH07118654B2 (ja) | 算術演算装置 | |
| RU2799035C1 (ru) | Конвейерный сумматор по модулю | |
| US4047011A (en) | Modular apparatus for binary quotient, binary product, binary sum and binary difference generation | |
| JPH01220528A (ja) | パリテイ発生器 | |
| JP2782827B2 (ja) | 比較演算回路 | |
| JPS62194541A (ja) | 演算回路 | |
| JPH10333885A (ja) | 乗算回路 | |
| JPS6349835A (ja) | 演算処理装置 | |
| JPH04149728A (ja) | Ｒｏｍ式ディジタル演算回路 | |
| CN112988111A (zh) | 一种单比特乘法器 | |
| JPH03238914A (ja) | Ｄフリップフロップ回路 | |
| SU1578709A2 (ru) | Устройство дл суммировани двоичных чисел | |
| JP3053637B2 (ja) | ディジタルフィルタの演算方法 | |
| JPH05204604A (ja) | 絶対値回路 | |
| JPH0344735A (ja) | 設定値以上デコーダ回路 | |
| JPH02178833A (ja) | 異なるビット長のデータを加算する加算器 | |
| JPS60241333A (ja) | ＭＯＤ（２↑ｎ−１）の加算回路 | |
| JPS63100536A (ja) | 加算回路 | |
| JPH0375926A (ja) | 画像処理用除算器 | |
| JPS60241331A (ja) | ＭＯＤ（２ｎ−１）の加算回路 |