JPS60153543A

JPS60153543A - バレルシフタ

Info

Publication number: JPS60153543A
Application number: JP857184A
Authority: JP
Inventors: Makoto Hanawa; 花輪　誠; Tomoya Takasuka; 高須賀　知哉; Yoshimune Hagiwara; 萩原　吉宗; Yoshiki Noguchi; 孝樹野口
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1984-01-23
Filing date: 1984-01-23
Publication date: 1985-08-13
Anticipated expiration: 2009-11-30
Also published as: JPH0697431B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はデータ処理装置に係り、高性能マイクロプロセ
ッサＶＬＳＩに好適なバレルシフタに関する。

〔発明の背景〕

従来のバレルシフタは、第１図番；示ずように、ΔＮＤ
ゲー１−３０とＯＲゲート４０より成るセレクタを用い
て構成していた。、図の装置において、信号線イをアサ
ートすると１指圧（図においては上方）にシフトし、信
号線口をアサートするとそのままの信号を出力し、信号
線ハをアサートすると１桁右（図においては下方）にシ
フトする。

２ｎビツトのバレルシフタを構成する場合、１ビツトシ
フタから２．ｎ−ｍビットシフタまでｎ段の固定桁シフ
タ１を直列に接続して構成していた。そのため次のよう
な欠点があった。（１）ＭＳＢ側とＬＳＶ側を配線で結
ぶ必要があるため、縦方向の配線が多くなる。たとえば
３２ビツトのバレルシフタの場合１２４本にも及ぶ。（
２）第１図に示すバレルシフタは、ローティト操作専用
のものであり、これにシフト操作の機能を追加するため
には、各セレクタの制御信号を増やし、またセレクタを
構成する素子の数を増やす必要がある。

（３）語長の長いバレルシフタを構成する場合、多段の
セレクタを直列に接続するため、処理時間が長くなる。

例えば３２ビツトの場合、５段のセレクタを直列に接続
しなければならない。

〔発明の目的〕

本発明の目的は、異なる語長のデータに対して任意のビ
ット数だけシフト操作及びローティト操作を施すことの
できる、高速かっＶＬＳＩ向きなバレルシフタの構成法
を提供することにある。

［発明の概要〕シフト操作及びローティト操作を単純な機構でサポート
するため、本発明では２つのレジスタを１本に連結して
、語長が２倍になったデータの内、任意のビット位置か
ら１ワ一ド分のデータを切り出す抽出器を設けた。ロー
ティト操作を行うためには、２つのレジスタに等しいデ
ータを入力し、又、シフト操作を行うためには、シフト
方向に従い一方のレジスタにすべて１１０１ｇを入力す
れば良い。

上記の抽出器を実現するにあたり、入力デー多線と出力
データ線を直交させその交点にスイッチを設け、このス
イッチの開閉指示を制御することにより、任意のビット
位置がら始まる１ワ一ド分のデータを切り出す回路を考
えた。

〔発明の実施例〕

以下、本発明の一実施例を図を用いて説明する。

第２図は本発明の一実施例の３２ビツトバレルシフタの
論理ブロック図である。抽出器１５０、左側入力セレク
タ５８０、及び右側入力セレクタ６８１．６８２より構
成されている。

第３図は３２×２ビット幅のデータの任意のビット位置
から３２ビツトのデータを切り出す抽出器１５０の論理
回路図である。信号線１００〜１３１は出力線であり出
力線１３１がＭ　Ｓ　Ｂ　（ＭｏｓｔＳｉｇｎｉｆｉｃ
ａｎｔ　Ｂｉｔ）である。入力信号線２００〜２３１は
出力線１００〜１３１と直交するよう配置□されている
。信号線２３１がＭＳＢである。点線で囲んだ３角形の
部分２５０は、入力線２００〜２３１を出力線１００〜
１３１へ出力するためのスイッチマトリクスである。論
理シンボル１０は第３図（、）に示すように、制御信号
１１をアサートすると入力信号１２の反転信号を出力線
１３へ伝え、ネゲー１−すると出力はハイインピーダン
ス状態になる。素子（クロックドゲート）である、、論
理シンボル１０をより具体的に示すと、第３図のように
Ｐ−ＭＯＳ　ＦＥＴ　１４とＮ−ＭＯＳ　ＦＥＴ　１５
より構成されている。第２図に係り、スイッチマトリク
ス２５０の構成は、制御信号３００がアサートされたと
き、入力信号２００〜２３１がそのまま出力され、制御
信号３０１がアサートされたとき、入力信号２００〜２
３０が１指圧へずれて出力され、以下同様に、制御信号
３６２〜３３１により入力信号を左へ桁移動して出力す
るようにスイッチ１０の制御信号を接続しである。

同様に、スイッチャトリクス４５０は、入力信号線４０
０〜４３１を出力ｗＡ１００〜１３１へ伝えるもので、
制御信号３０１〜３３２により、入力信号を左へ指移動
して出力する。ここで入力線２００〜２３１および４０
０〜４３１には、夫々３２ビツトのデータが与えられる
ため、あわせて２倍の語長を有するデータが、抽出器に
入力されることになる。

従って、入力線２３１〜２００，４３１〜４００で構成
される３２×２ビット幅の入力データの任意のビット位
置から３２ビツトのデ、−夕を抽出することができる。

第５図は、４人力の左側入力セレクタ５８０の論理回路
図である。制御信号５７０をアサートすると、出力線２
００〜２３１のすべてに′０″を出力する。制御信号５
７１をアサートすると、すべての出力線２００〜２３１
に入力信号５６０を出力する。制御信号５７２をアサー
トすると、入力信号５００〜５３０を１指圧（図では下
側）へ移動して出力する。また、このとき出力線２００
には入力信号５５０を出力する。制御信号５７３をアサ
ートすると、入力信号５００〜５３１がそのまま出力さ
れる。

第６図は、３人力の右側入力セレクタ６８１と部分的に
３人力である右側入力セレクタ６８２の論理回路図であ
る。３人力セレクタ６８１は、制御信号６６０をアサー
トすると出力線４００〜４３１のすべてにＩＩ　Ｏ＃＃
を出力する。制御信号６６１をアサートすると入力信号
７００〜７３１がそのまま出力線４００〜４３１に出力
される。

制御信号６６２をアサートすると入力信号７０１〜７３
１を１桁右（図では上側）へ移動して出力する。このと
き出力線４３１には入力信号６７０を出力する。

セレクタ６８２は、ＡＮＤゲート３０とＯＲゲート４０
から構成されている。制御信号６５０をアサートすると
入力信号６００〜６３１がそのまま出力線７００〜７３
１に出力される。制御信号６５１をアサートすると入力
信号６００〜６１５を出力線７１６〜７３１へ出力し、
出力線７００〜７１５は“０″となる。制御信号６５２
をアサートすると入力信号６００〜６０７を出力線７２
４〜７３１八出力し、出力椋７００〜７２３は′０″と
なる。これは、３２ビツト幅のバス６００〜６３１に右
詰めて表わされている１６ビツトデータや８ビツトデー
タを左詰めに変換する回路である。

以下本実施例のバレルシフタを用いて各種のシフト、ロ
ーティ１−４１作を行う場合について説明する。

（１）３２ビツトローテイト入力信号線５００〜５３１，６００〜６３１には同じ３
２ビツトのデータを入力する。ここで、入力信号５３１
，６３１がＭＳＢである。

左右の入力セレクタの制御信号は、それぞれ　１５７３
．６５０，６６１をアサートして入力データをそのまま
スイッチマトリクスへ入力する。

ｎビット左ローティトを行う場合には、制御信号３ｎｌ
ｎ１９をアサートする。例えば、１２ビツト左ローテイ
トの場合には制御信号３１２をアサートする（第７図（
ａ）参照）。ｎビット右ローティトは、（３２−ｎ）ビ
ット左ローティトと同じ結果になることから、シフトカ
ウントを（３２−ｎ）としてそれに対応する制御信号３
ｎ・Ｉｎ’９をアサートする。例えば１２ビツト右ロー
テイトする場合には制御信号３２０をアサートすれば良
い（第７図（ｂ）参照）。

（２）３２ビツト左シフト入力信号線５００〜５３１に３２ビツトのデータを入力
する。左右の入力セレクタの制御線はそれぞれ５７３．
６６０をアサートする。スイッチマトリクス１５０の右
側入力４００〜４３１はすべて＃　ＯＩＢ、左側入力２
００〜２３１は入力信号５００〜５３１となる。ｎビッ
ト左シフトを行う場合、左ローティトと同様に制御信号
３ｎｔｎｚをアサートする（第７図（ｃ）参照）７（３）３２ビツト右シフト入力信号線６００〜６３１に３２ビツトのデータを入力
する。左右の入力セレクタの制御線はそれぞれ５７０，
６６１，６５０をアサートする。スイッチマトリクス１
５０の左側入力２００〜２３１はすべて“θ″、右側入
力４００〜４３１は入力データ６００〜６３１となる。

ｎビット右シフトを行う場合、（−ｎ）ビットの左シフ
トと考え、右ローティトと同様にシフトカウントを（３
２−ｎ）として、それに対応する制御信号３ｎ′ｉ＋−
９′２をアサートする（第７図（ｄ）参照）。

（４）３２ビツト算術右シフトこれは、入力データのＭＳＢをデータの符号（ｓ）とみ
なし、この符号（ｓ）を変化させずに右シフトする処理
である。

入力信号線６００〜６３１に３２ビツトデータを入力す
る。左右の入力セレクタの制御線はそれぞれ５７１，６
５０，６６１をアサートする。スイッチマトリクス１５
０の左側入力２００〜２３１にはデータの符号（ｓ）５
６０が出力され、右側入力４００〜４３１には入力デー
タ６００〜６３１が出力される。ｎビット右シフトを行
う場合には、上記（３）と同様に、制御信号３ｎ’Ｉｎ
’＄ｌをアサートする（第７図（ｅ）参照）。

（５）拡張ビット付き３２ビツトローテイトこのローテ
ィト操作は１ビツトの拡張ビットと３２ビツトのデータ
を連結して、３３ビツトデータのローティト処理を行う
。

（５，１）左ローティト第８図（ａ）に拡張ビット付き左ローティトの処理を示
す。

入力信号５００〜５３１，６００〜６３１には同じ３２
ビツトのデータを入力する。左右の入力セレクタの制御
線はそれぞれ５７３゜６６２．６５０をアサートする。

スイッチマトリクス１５０の左側入力２００〜２３１は
入力データ５００〜５３１がそのまま入力される。右側
入力４００〜４３０には、入力データ６０１〜６３１が
１桁右シフトして入力され、入力線４３１には、拡張ビ
ット信号６７０が入力される。

ｎビット左目−ティトを行う場合１項番（１）のローテ
ィトと同様に、制御信号３ｎｔｎｓ＋をアサートする。

（５，２）右ローティト第８図（ｂ）に拡張ビット付き右ローティトの処理を示
す。

入力信号５００〜５３１，６００〜６３１には同じ３２
ビツトのデータを入力する。左右の入力セレクタの制御
線はそれぞれ５７２゜６６１．６５０をアサートする。

スイッチマトリクス１５０の右側入力４００〜４３１に
は入力データ６００〜６３１がそのまま入力される。右
側入力２０１〜２３１には、入力データ５００〜５３０
が１桁左シフトして入力され、入力線２００には拡張ビ
ット信舟５５０が入力される。

ｎビット右ローディトを行う場合、項番（１）のローテ
ィトと同様に、制御信号３ｒｌ’Ｉｎ’ｌｌをアサート
する。

（６）ビット幅の長いデータのシフト本バレルシフタは３２×２ビツトのデータの内任意のビ
ット位置から始まる３２ビツトのデータを切り出す抽出
器を基本としている。したがってビット幅の長いデータ
をシフトする場合には、上位側３２ビツトを左側入力５
００〜５３１に入力し、下位側３２ビツトを右側入力６
００〜６３１に入力して、制御信号５７３゜６５０．６
６１および、シフトカウント（ｎ）に従つ゛Ｃ制御信号
３ｎｌｌｌ！Ｉをアサートすることにより実現できる。

ここで、出力として得られるデータは、３２ビツトであ
るため、例えば６４ビツトデータの場合は２回、１２８
ビツトデータの場合は４回に分けて実行する必要がある
。

（７）ビット幅の短いデータのシフト及びローティ１〜本バレルシフタの構成によると、スイッチマトリクス１
５０の左側入力データ２００〜２３１を右詰めに、また
右側入力データ４００〜４３１を左詰めにしておくこと
により、任意のビット幅のデータに対して、シフト及び
ローティー・を行うことができる。

ビット幅の短いデータは、内部のレジスタやバスにおい
て右詰めで表わされている。本バレルシフタでは、セレ
クタ６８２を右側人力セレクタ６８１の前に設け、短い
データを左詰めに変換することにより、シフト及びロー
ティトをサボー１−シている。

具体的には、１６ビツト幅のデータを取扱う場合には、
制御信号６５１をアサートして下位１６ビツト６００〜
６１５を上位側７１６〜７３１に出力する。また、８ビ
ツト幅のデータを取扱う場合には、制御信号６５２をア
サートして下位８ビツト６００〜６０７を上位側７２４
〜７３１に出力する。

シフト及びローティト時の入力セレクタ５８０．６８１
への制御は項番（１）〜（５）の場合と同じである。

本実施例によれば以下の効果がある。

（１）３２ビツトデータの任意の桁数のローティト及び
シフト操作を、１度に行うことができる。

（２）論理的な右シフトだけでなく、符号の値を変化さ
せない算術右シフトも行うことができる。

（３）拡張ビットを伴い、データのビット幅を１ビット
大きくしたデータのローティトを行うことができる。

（４）３２ビツトよりも大きいビット幅のデータについ
て、シフトを行うことができる。

（５）１６ビツトや８ビツトのデータについても、上記
（１）〜（３）のシフト及びローティトを行うことがで
きる。

（６）バレルシフタの基本部分をクロスバ−型スイツチ
マトリクスで構成しているため、構造が単純でレイアウ
トが簡単である。

（７）スイッチマトリクスのため、従来のＡＮＤ１０Ｒ
ゲートによるバレルシフタに比べ配線の量が少なくて済
む。

（８）スイッチマトリクス中では、入力信号はクロック
ドゲート１段しか通過していないので、遅延時間が短い
。

〔発明の効果〕

本発明によれば以下の効果がある。

（１）バレルシフタの主要な部分をクロスバ−型スイッ
チマトリクスで構成しているため、構造が単純になるの
で、ＬＳＩ上へレイアウトする際、簡単になる。また、
従来の構成法に比べ配線の量が少なくなるので、ＬＳＩ
上の面積が小さい。

また、データが通過するゲートが少ないので、遅延時間
が短い。

（２）スイッチマトリクスの入力側に簡単なセレクタを
設けたことにより、スイッチマトリクスの構造を複雑に
することなく、各種のシフト及びローティトを実行でき
る。つまり、左右ローティト、左右シフト、算術右シフ
ト、拡張ビットを伴った左右ローティトを１回の操作で
実行できる。

（３）入力セレクタの前段に、ビット幅の短いデータを
左詰めに移動する回路を設けたので、短いビット幅のデ
ータに対しても、上記に示した各種のシフト誓びローテ
ィト操作を行うことができる。

【図面の簡単な説明】

第１図は従来のバレルシフタの論理回路図、第２図は本
発明のバレルシフタのブロック図、第３図はクロスバ−
型スイッチマトリクスの論理回路図、第４図はクロック
ドインバータのシンボル及び回路図、第５図、第６図は
入力セレクタの論理回路図、第７図はシフト及びローテ
ィト操作を行うときのスイッチマトリクスの入力を示す
図、第８図は拡張ビットを伴うローティト操作を行うと
きのスイッチマトリクスの入力を示す図である。１０・・・クロックドインバータ、２０・・・インバー
タ。３０・・・ＡＮＤゲート、４０・・・ＯＲゲー）、１５
０・・・スイッチマトリクス、１００〜１３１・・・デ
ータ出力線、５８０・・・左側入力セレクタ、６８１・
・・右側入力セレクタ、６８２・・・データ左詰め回路
、左側入力５００〜５３１．６００〜６３１・・・右側
入茅１０察２０ ′ｊ４５目茅７目 ′！４８図第１頁の続き０発明者　萩原　：Ｓ′ ロボ０発明者野口　孝樹国分寺市東恋ケ窪１丁目２８幡地　株式会社日立製作所
中央研究所内

Claims

【特許請求の範囲】１、複数ビットデータのローティトを行なうバレルシフ
タにおいて、該複数ビットデータを並列に入力して２倍
のビット長とする入力手段と。該２倍のビット長となったデータのうち、所定ビット範
囲のデータを指定に応じて選択し出力するスイッチ手段
とを有することを特徴とするバレルシフタ。