JPH01161434A - シフト演算回路 - Google Patents
シフト演算回路Info
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- JPH01161434A JPH01161434A JP62320344A JP32034487A JPH01161434A JP H01161434 A JPH01161434 A JP H01161434A JP 62320344 A JP62320344 A JP 62320344A JP 32034487 A JP32034487 A JP 32034487A JP H01161434 A JPH01161434 A JP H01161434A
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- Japan
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- shift
- shifter
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- units
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- Granted
Links
- 238000010586 diagram Methods 0.000 description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000003086 colorant Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は演算回路に関し、特にシフト演算回路に関する
。
。
第６図はシフト演算回路の従来例の構成を示すブロック
図である。
図である。
このシフト波節回路は、入力データを保持する１２８ビ
ツトの入力レジスタ３１０と、入力レジスタ３１０に保
持されているデータのうち、上位６４ビツトの上位デー
タを取込み、左方向に所定ビット数（ローティト吊）ロ
ーティトする上位置−ティク３３０と、下位６４ビツト
の下位データを取込み、左方向に前記ローティト最ロー
ティトする下位ローティタ３４０と、上位ロープイタ３
３０１下位ローティタ３４０からそれぞれのローティト
演算後のデータを入力し、有効なデータを選択する選択
回路３５０と、上位ローティタ３３０、下位置−ティク
３４０にローティト量を指示し、選択回路３５０に有効
なデータを指示する選択信号を出力する選択信号生成回
路３２０と、選択回路３５０の６４ビツトの出力データ
を保持する出力レジスタ３６０とからなっている。
ツトの入力レジスタ３１０と、入力レジスタ３１０に保
持されているデータのうち、上位６４ビツトの上位デー
タを取込み、左方向に所定ビット数（ローティト吊）ロ
ーティトする上位置−ティク３３０と、下位６４ビツト
の下位データを取込み、左方向に前記ローティト最ロー
ティトする下位ローティタ３４０と、上位ロープイタ３
３０１下位ローティタ３４０からそれぞれのローティト
演算後のデータを入力し、有効なデータを選択する選択
回路３５０と、上位ローティタ３３０、下位置−ティク
３４０にローティト量を指示し、選択回路３５０に有効
なデータを指示する選択信号を出力する選択信号生成回
路３２０と、選択回路３５０の６４ビツトの出力データ
を保持する出力レジスタ３６０とからなっている。
第７図および第８図は第６図のシフト演算回路の演算例
の説明図である。
の説明図である。
入力レジスタ３１０に保持されている１６区画１２８ビ
ツト（１区画８ビツトとする）のデータは、上位データ
４２０としてｒＡＢｃＤＥＦＧＨＪが上位ローティタ３
３０に取込まれており、下位データ４３０としてｒ Ｉ
ＪＫＬＭＮＯＰＪが下位ローティタ３４０に取込まれて
いる。
ツト（１区画８ビツトとする）のデータは、上位データ
４２０としてｒＡＢｃＤＥＦＧＨＪが上位ローティタ３
３０に取込まれており、下位データ４３０としてｒ Ｉ
ＪＫＬＭＮＯＰＪが下位ローティタ３４０に取込まれて
いる。
ここで、２区画左ローティトされた出力データｒｃＤＥ
ＦＧＨＩＪＪを得ようとする場合、２区画左ローティト
のローティト量を示す信号が、選択信号生成回路３２０
より上位ローティク３３０１下位ローティタ３４０に出
力される。この結果、第７図に示すように、ローティト
前の上位データ４２０は、上位データ４４０ ｒＣＤＥ
ＦＧＨＡＢＪとなり、ローティト眞の下位データ４３０
は、下位データ４−５０ ｒＫＬＭＮＯＰ ＩＪＪとな
る。
ＦＧＨＩＪＪを得ようとする場合、２区画左ローティト
のローティト量を示す信号が、選択信号生成回路３２０
より上位ローティク３３０１下位ローティタ３４０に出
力される。この結果、第７図に示すように、ローティト
前の上位データ４２０は、上位データ４４０ ｒＣＤＥ
ＦＧＨＡＢＪとなり、ローティト眞の下位データ４３０
は、下位データ４−５０ ｒＫＬＭＮＯＰ ＩＪＪとな
る。
次に、選択信号生成回路３２０からｒｌ １１１１１０
０４なる選択信号が選択回路３５０に出力される。この
結果、選択回路３５０では、第８図に示すように、ロー
ティト後の上位データ４４０゜下位データ４５０からデ
ータｒＣＤＥＦＧＨＪとデータＩＩＪＪを選択し、出力
データ４６０ ｒｃＤＥＦＧＨＩＪＪを出力レジスタ３
６０に出力する。
０４なる選択信号が選択回路３５０に出力される。この
結果、選択回路３５０では、第８図に示すように、ロー
ティト後の上位データ４４０゜下位データ４５０からデ
ータｒＣＤＥＦＧＨＪとデータＩＩＪＪを選択し、出力
データ４６０ ｒｃＤＥＦＧＨＩＪＪを出力レジスタ３
６０に出力する。
上述した従来のシフト演算回路は、２分割したデータに
選択信号を与え、得られる中間結果に対して、再度選択
信号を与える形式となっているので、制御が複雑で、ハ
ードウェア量が多いという欠点がある。
選択信号を与え、得られる中間結果に対して、再度選択
信号を与える形式となっているので、制御が複雑で、ハ
ードウェア量が多いという欠点がある。
本発明のシフト演算回路は、
入力データを保持する入力レジスタと、前記入力レジス
タに保持されているデータのうち、上位半分の上位デー
タを取込み、区画単位では左方向、ビット単位では右方
向または左方向のシフト演算を行なう上位シフタと、 前記入力レジスタに保持されているデータのうち、下位
半分の下位データを取込み、区画単位では右方向、ビッ
ト単位では前記上位シフタと同じ方向のシフト演算を行
なう下位シフタと、外部からシフト方向と区画単位、ビ
ット単位のシフトＲを入力し、前記上位シフタおよび前
記下位シフタに、シフト演算量を出力するシフタ制御゛
回路と、 前記上位シフタによるシフト演算後のデータと前記下位
シフタによるシフト演算後のデータの論理和を同じビッ
ト位置同志で１ビット単位にをとる論理和演算回路と、 前記論理和演算回路の出力データを保持する出力レジス
タとを有している。
タに保持されているデータのうち、上位半分の上位デー
タを取込み、区画単位では左方向、ビット単位では右方
向または左方向のシフト演算を行なう上位シフタと、 前記入力レジスタに保持されているデータのうち、下位
半分の下位データを取込み、区画単位では右方向、ビッ
ト単位では前記上位シフタと同じ方向のシフト演算を行
なう下位シフタと、外部からシフト方向と区画単位、ビ
ット単位のシフトＲを入力し、前記上位シフタおよび前
記下位シフタに、シフト演算量を出力するシフタ制御゛
回路と、 前記上位シフタによるシフト演算後のデータと前記下位
シフタによるシフト演算後のデータの論理和を同じビッ
ト位置同志で１ビット単位にをとる論理和演算回路と、 前記論理和演算回路の出力データを保持する出力レジス
タとを有している。
従来、選択回路に出力していた選択信号が不要となるの
で、制御が比較的簡単となる。
で、制御が比較的簡単となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のシフト演算回路の一実施例を示すブロ
ック図、第２図は入力データと、その上位データおよび
下位データの例を示す図、第３図は区画単位のシフト演
算の説明図、第４図は論理和演算の説明図、第５図はデ
ータの一部を拡大したビット単位のシフト演算の説明図
である。
ック図、第２図は入力データと、その上位データおよび
下位データの例を示す図、第３図は区画単位のシフト演
算の説明図、第４図は論理和演算の説明図、第５図はデ
ータの一部を拡大したビット単位のシフト演算の説明図
である。
このシフト演算回路は、１２８ビツトの入力レジスタ１
１０と、入力レジスタ１１０に保持されているデータの
うち、上位６４ビツトの上位データを取込み、区画単位
、ビット単位とも左シフト演算を行なう上位シフタ１３
０と、下位６４ビツトの下位データを取込み、区画単位
では右シフト、ビット単位では左シフトのシフト演算を
行なう下位シフタ１４０と、上位シフタ１３０、下位シ
フタ１４０からそれぞれのシフト演算後のデータを入力
し、両データの論理和を同じビット位置同志でピッｈ
ｆＢにとる論理和演算回路１５０と、シフト方向とシフ
ト色のデータを外部から入力し、上位シフタ１３０およ
び下位シフタ１４０にシフトｉＷ ｔ”２吊を示すシフ
タ制鉗信号を出力するシフタ制ｎａｏ路１２０と、一連
相演算回路１５０の６４ビツトの出力データを保持する
出力レジスタ１６０とからなっている。
１０と、入力レジスタ１１０に保持されているデータの
うち、上位６４ビツトの上位データを取込み、区画単位
、ビット単位とも左シフト演算を行なう上位シフタ１３
０と、下位６４ビツトの下位データを取込み、区画単位
では右シフト、ビット単位では左シフトのシフト演算を
行なう下位シフタ１４０と、上位シフタ１３０、下位シ
フタ１４０からそれぞれのシフト演算後のデータを入力
し、両データの論理和を同じビット位置同志でピッｈ
ｆＢにとる論理和演算回路１５０と、シフト方向とシフ
ト色のデータを外部から入力し、上位シフタ１３０およ
び下位シフタ１４０にシフトｉＷ ｔ”２吊を示すシフ
タ制鉗信号を出力するシフタ制ｎａｏ路１２０と、一連
相演算回路１５０の６４ビツトの出力データを保持する
出力レジスタ１６０とからなっている。
表１は区画単位でのシフトの場合の左シフトと右シフト
のシフト色の関係を示し、表２はビット単位でのシフト
の場合の左シフトと右シフトのシフト８の関係を示し、
表３は上位シフタ１３０と下位シフタ１４０の区画単位
でのシフト量の関係を示している。
のシフト色の関係を示し、表２はビット単位でのシフト
の場合の左シフトと右シフトのシフト８の関係を示し、
表３は上位シフタ１３０と下位シフタ１４０の区画単位
でのシフト量の関係を示している。
表 ２
表 ３
シフタ制御回路１２０は、シフト方向が左の場合、上位
シフタ１３０に対しては区画単位、ビット単位とも外部
から与えられたシフト量をそのままシフタ制御信号とし
て出力するが、下位シフタ１４０に対しては区画単位の
シフトだけ表３に従って変換したシフト量をシフタ制御
信号として出力し、シフト方向が右の場合、上位シフタ
１３０に対しては区画単位、ビット単位とも表１、表２
に従って変換したシフト量をシフタ制御信号として出力
し、下位シフタ１３０に対して区画単位については表３
に従ってさらに変換したシフト色をシフタＩ１１６１１
信号として出力する。
シフタ１３０に対しては区画単位、ビット単位とも外部
から与えられたシフト量をそのままシフタ制御信号とし
て出力するが、下位シフタ１４０に対しては区画単位の
シフトだけ表３に従って変換したシフト量をシフタ制御
信号として出力し、シフト方向が右の場合、上位シフタ
１３０に対しては区画単位、ビット単位とも表１、表２
に従って変換したシフト量をシフタ制御信号として出力
し、下位シフタ１３０に対して区画単位については表３
に従ってさらに変換したシフト色をシフタＩ１１６１１
信号として出力する。
なお、上位シフタ１３０および下位シフタ１４０は、そ
れぞれビット単位のシフトを補うために、右方向に１区
画弁ｙｔ拡張されており、９区画分の構成となっている
。
れぞれビット単位のシフトを補うために、右方向に１区
画弁ｙｔ拡張されており、９区画分の構成となっている
。
次に、本実施例の動作を、シフト方向が左シフト、シフ
ト色が２区画０ビツトの場合を例にとって説明する。
ト色が２区画０ビツトの場合を例にとって説明する。
入力レジスタ１１０に１２８ビット１６区画のデータ１
２０ ｒＡＢＣ・・・・・・Ｐ」が入力されると、上位
８区画のデータ２２０ ｒＡＢｃＤＥＦＧＨＪは上位シ
フタ１３０に、下位８区画のデータ２３０ ｒ Ｉ Ｊ
ＫＬＭＮＯＰｊは下位シフタ１４０にそれぞれ取込まれ
る。この後、シフタ制御回路１２０にシフト方向が左シ
フト、シフトＭが２区画Ｏビットを示す信号が入力され
、シフタ制御信号が生成される。
２０ ｒＡＢＣ・・・・・・Ｐ」が入力されると、上位
８区画のデータ２２０ ｒＡＢｃＤＥＦＧＨＪは上位シ
フタ１３０に、下位８区画のデータ２３０ ｒ Ｉ Ｊ
ＫＬＭＮＯＰｊは下位シフタ１４０にそれぞれ取込まれ
る。この後、シフタ制御回路１２０にシフト方向が左シ
フト、シフトＭが２区画Ｏビットを示す信号が入力され
、シフタ制御信号が生成される。
この場合、シフト方向が左であるので、シフタ制御回路
１２０では、上位シフタ１３０については表１１表２の
変換は行なわれず、上位シフタ１３０へは２区画Ｏビッ
トのシフト量を示すシフタ制御信号が出力され、下位シ
フタ１４０へは表３により区画単位のシフト量の変換が
行なわれ、６区画Ｏビットのシフト量を示すシフタ制御
信号が出力される。これにより、第３図に示すように、
上位データ２２０は、左へ２区画シフトされて、上位デ
ータ２４０ ｒｃＤＥＦＧＨＯＯＪとなり、下位データ
２３０は右へ６区画シフトされて、下位データ２５０
ｒｏｏｏｏｏｏ １ＪＪとなる。この後、第４図に示す
ように、上位データ２４０および下位データ２５０は、
論理和演筒回路１５０により論理和がとられ、出力デー
タ２６０ｒＣＤＥＦＧ）ＩＩＪＪが出力レジスタ１６０
に保持される。これは、従来例で示した出力データ４６
０に等しい。
１２０では、上位シフタ１３０については表１１表２の
変換は行なわれず、上位シフタ１３０へは２区画Ｏビッ
トのシフト量を示すシフタ制御信号が出力され、下位シ
フタ１４０へは表３により区画単位のシフト量の変換が
行なわれ、６区画Ｏビットのシフト量を示すシフタ制御
信号が出力される。これにより、第３図に示すように、
上位データ２２０は、左へ２区画シフトされて、上位デ
ータ２４０ ｒｃＤＥＦＧＨＯＯＪとなり、下位データ
２３０は右へ６区画シフトされて、下位データ２５０
ｒｏｏｏｏｏｏ １ＪＪとなる。この後、第４図に示す
ように、上位データ２４０および下位データ２５０は、
論理和演筒回路１５０により論理和がとられ、出力デー
タ２６０ｒＣＤＥＦＧ）ＩＩＪＪが出力レジスタ１６０
に保持される。これは、従来例で示した出力データ４６
０に等しい。
次に、本実施例の動作を、シフト方向が右シフト、シフ
ト色が５区画５ビツトの場合を例にとって説明する。
ト色が５区画５ビツトの場合を例にとって説明する。
この場合、シフト方向が右シフトであるので、上位シフ
タ１３０についてはシフト量を示す信号は、表１、表２
の変換が行なわれて２区画３ビツトとなる。これにより
、まず、上述の例と同様に区画単位で２区画の左シフト
が行なわれ、続いて第５図に示すように、ビット単位の
シフトが左方向に３ビツト分行なわれる。下位シフタ１
４０については区画単位で６区画の右シフトが行なわれ
：続いて、第５図に示すように、右方向に延長された１
区画分のエリアに格納されているデータにの上位３ビツ
トが下位データ本来のエリアに復帰する。この後、論理
和がとられ、データＣの下位５ビツト、データｒＤＥＦ
ＧＨＩＪＪおよびデータにの上位３ビツトからなるデー
タが出力レジスタ１６０に保持される。
タ１３０についてはシフト量を示す信号は、表１、表２
の変換が行なわれて２区画３ビツトとなる。これにより
、まず、上述の例と同様に区画単位で２区画の左シフト
が行なわれ、続いて第５図に示すように、ビット単位の
シフトが左方向に３ビツト分行なわれる。下位シフタ１
４０については区画単位で６区画の右シフトが行なわれ
：続いて、第５図に示すように、右方向に延長された１
区画分のエリアに格納されているデータにの上位３ビツ
トが下位データ本来のエリアに復帰する。この後、論理
和がとられ、データＣの下位５ビツト、データｒＤＥＦ
ＧＨＩＪＪおよびデータにの上位３ビツトからなるデー
タが出力レジスタ１６０に保持される。
以上説明したように本発明は、従来用いられていた上位
ローティタ、下位ローティタに代えて上位シフタ、下位
シフタを用い、さらに、選択回路に代えて論理和演算回
路を用いることにより、選択信号は必要無く、シフタ制
御信号をシフタに対してのみ送出すればよいので、選択
信号系の回路が簡略化され、また、左シフト用右シフト
用と２つの回路を持たずに、シフタ制御信号により１つ
の回路で賄うことにより、選択信号で出力データを作成
するのでなく、単に対応するビット間で論理和をとり、
出力データとすることができるので、ハードウェア量の
削減に効果がある。
ローティタ、下位ローティタに代えて上位シフタ、下位
シフタを用い、さらに、選択回路に代えて論理和演算回
路を用いることにより、選択信号は必要無く、シフタ制
御信号をシフタに対してのみ送出すればよいので、選択
信号系の回路が簡略化され、また、左シフト用右シフト
用と２つの回路を持たずに、シフタ制御信号により１つ
の回路で賄うことにより、選択信号で出力データを作成
するのでなく、単に対応するビット間で論理和をとり、
出力データとすることができるので、ハードウェア量の
削減に効果がある。
第１図は本発明のシフト演算回路の一実施例を示すブロ
ック図、第２図は入力データと、その上位データおよび
下位データの例を示す図、第３図は区画単位のシフト演
算の説明図、第４図は論理和演算の説明図、第５図はデ
ータの一部を拡大したビット単位のシフト演算の説明図
、第６図はシフト演算回路の従来例を示すブロック図、
第７図および第８図は第６図のシフト演算回路の演算例
の説明図である。 １１０・・・入力レジスタ、 １２０・・・シフタ制御回路、 １３０・・・上位シフタ、 １４０・・・下位シフタ、 １５０・・・論理和演算回路、 １６０・・・出力レジスタ。
ック図、第２図は入力データと、その上位データおよび
下位データの例を示す図、第３図は区画単位のシフト演
算の説明図、第４図は論理和演算の説明図、第５図はデ
ータの一部を拡大したビット単位のシフト演算の説明図
、第６図はシフト演算回路の従来例を示すブロック図、
第７図および第８図は第６図のシフト演算回路の演算例
の説明図である。 １１０・・・入力レジスタ、 １２０・・・シフタ制御回路、 １３０・・・上位シフタ、 １４０・・・下位シフタ、 １５０・・・論理和演算回路、 １６０・・・出力レジスタ。
Claims (1)
- 【特許請求の範囲】 入力データを保持する入力レジスタと、 前記入力レジスタに保持されているデータのうち、上位
半分の上位データを取込み、区画単位では左方向、ビッ
ト単位では右方向または左方向のシフト演算を行なう上
位シフタと、 前記入力レジスタに保持されているデータのうち、下位
半分の下位データを取込み、区画単位では右方向、ビッ
ト単位では前記上位シフタと同じ方向のシフト演算を行
なう下位シフタと、 外部からシフト方向と区画単位、ビット単位のシフト量
を入力し、前記上位シフタおよび前記下位シフタに、シ
フト演算量を出力するシフタ制御回路と、 前記上位シフタによるシフト演算後のデータと前記下位
シフタによるシフト演算後のデータの論理和を同じビッ
ト位置同志で１ビット単位にとる論理和演算回路と、 前記論理和演算回路の出力データを保持する出力レジス
タとを有するシフト演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320344A JP3112676B2 (ja) | 1987-12-17 | 1987-12-17 | シフト演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62320344A JP3112676B2 (ja) | 1987-12-17 | 1987-12-17 | シフト演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161434A true JPH01161434A (ja) | 1989-06-26 |
| JP3112676B2 JP3112676B2 (ja) | 2000-11-27 |
Family
ID=18120427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62320344A Expired - Fee Related JP3112676B2 (ja) | 1987-12-17 | 1987-12-17 | シフト演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112676B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018128727A (ja) * | 2017-02-06 | 2018-08-16 | 富士通株式会社 | シフト演算回路およびシフト演算方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979495A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | シフト回路 |
| JPS60153543A (ja) * | 1984-01-23 | 1985-08-13 | Hitachi Ltd | バレルシフタ |
| JPS628817A (ja) * | 1985-07-05 | 1987-01-16 | Mitsubishi Heavy Ind Ltd | 自動車用ヒ−タ |
-
1987
- 1987-12-17 JP JP62320344A patent/JP3112676B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979495A (ja) * | 1982-10-29 | 1984-05-08 | Toshiba Corp | シフト回路 |
| JPS60153543A (ja) * | 1984-01-23 | 1985-08-13 | Hitachi Ltd | バレルシフタ |
| JPS628817A (ja) * | 1985-07-05 | 1987-01-16 | Mitsubishi Heavy Ind Ltd | 自動車用ヒ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018128727A (ja) * | 2017-02-06 | 2018-08-16 | 富士通株式会社 | シフト演算回路およびシフト演算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3112676B2 (ja) | 2000-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |