JPH04155441A - アドレス生成回路 - Google Patents
アドレス生成回路Info
- Publication number
- JPH04155441A JPH04155441A JP27900790A JP27900790A JPH04155441A JP H04155441 A JPH04155441 A JP H04155441A JP 27900790 A JP27900790 A JP 27900790A JP 27900790 A JP27900790 A JP 27900790A JP H04155441 A JPH04155441 A JP H04155441A
- Authority
- JP
- Japan
- Prior art keywords
- address
- generation circuit
- signal
- circuit
- forming circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004048 modification Effects 0.000 abstract description 8
- 238000012986 modification Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 102100040577 Dermatan-sulfate epimerase-like protein Human genes 0.000 description 2
- 101000816741 Homo sapiens Dermatan-sulfate epimerase-like protein Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に含まれるアドレス生成回路に
関する。
関する。
第２図には、この命令で生成されるアドレスを示しであ
る。この命令はＤｉ、Ｂ２．Ｂ３．Ｂ４の４つのデコー
ドステージがある。Ｄ１ステージでは、命令中のベース
フィールドＢ２の示す汎用レジスタの内容（Ｂ２）と命
令中の変位情報Ｄ２とを加えた値（（Ｂ２）＋Ｄ２）を
アドレスとして生成する。Ｂ２ステージでは、（Ｂ ２
） ＋Ｄｚの次の１６Ｂ境界アドレスをアドレスとし
て生成する。Ｂ３ステージでは、その次の１６Ｂ境界ア
ドレスをアドレスとして生成する。Ｂ４ステージでは、
更にその次の１６Ｂ境界アドレスをアドレスとして生成
する。
る。この命令はＤｉ、Ｂ２．Ｂ３．Ｂ４の４つのデコー
ドステージがある。Ｄ１ステージでは、命令中のベース
フィールドＢ２の示す汎用レジスタの内容（Ｂ２）と命
令中の変位情報Ｄ２とを加えた値（（Ｂ２）＋Ｄ２）を
アドレスとして生成する。Ｂ２ステージでは、（Ｂ ２
） ＋Ｄｚの次の１６Ｂ境界アドレスをアドレスとし
て生成する。Ｂ３ステージでは、その次の１６Ｂ境界ア
ドレスをアドレスとして生成する。Ｂ４ステージでは、
更にその次の１６Ｂ境界アドレスをアドレスとして生成
する。
第３図には、Ｄｌで生成されるアドレスが２５６から２
５６＋１６の間である時の、Ｂ２．Ｂ３゜Ｂ４の生成ア
ドレスを示しである。
５６＋１６の間である時の、Ｂ２．Ｂ３゜Ｂ４の生成ア
ドレスを示しである。
さて、従来技術でのこのアドレスの生成回路を第５図に
示した。Ｄ１ステージでは、汎用レジスタから読み出さ
れた（Ｂ２）と命令中の変位情報Ｄ２ とが３人力加算
器で加えられてアドレスレジスタに（Ｂｚ）＋Ｄｚが格
納される。Ｂ２ステージではＩＮＣ信号生成回路がアド
レスレジスタ中の（Ｂ２）＋Ｄ２の下位４ビツトを調べ
、１６−（下位４ビツト）をＩＮＣ信号線にのせて３人
力加算１に入力する。一方、アドレスレジスタ中の（Ｂ
２十Ｄ２ もセレクタ１１８を介して３人力加算器１人
力され、これら２人力によりＢ２のアドレス。
示した。Ｄ１ステージでは、汎用レジスタから読み出さ
れた（Ｂ２）と命令中の変位情報Ｄ２ とが３人力加算
器で加えられてアドレスレジスタに（Ｂｚ）＋Ｄｚが格
納される。Ｂ２ステージではＩＮＣ信号生成回路がアド
レスレジスタ中の（Ｂ２）＋Ｄ２の下位４ビツトを調べ
、１６−（下位４ビツト）をＩＮＣ信号線にのせて３人
力加算１に入力する。一方、アドレスレジスタ中の（Ｂ
２十Ｄ２ もセレクタ１１８を介して３人力加算器１人
力され、これら２人力によりＢ２のアドレス。
すなわち、（ＢＺ）＋Ｄ２の次の１６Ｂ境界アドレ。
が生成され、アドレスレジスタに格納される。
［発明が解決しようとする課題〕
上記従来技術を用゛いると、１６−（下位４ビツト）の
値を求めてＢ２ステージのアドレスを生りするために、
アドレスレジスタ→ＩＮＣ信号生り回路→３人力加算器
→アドレスレジスタという信号のループが生じてしまう
。
値を求めてＢ２ステージのアドレスを生りするために、
アドレスレジスタ→ＩＮＣ信号生り回路→３人力加算器
→アドレスレジスタという信号のループが生じてしまう
。
一般にこのようなループは、回路の最大遅延年間を決め
てしまうが、このループの遅延時間をＩ」さくすること
はむずかしく、アドレス生成回路Ｏ遅延時間は小さくな
らないという問題があった。
てしまうが、このループの遅延時間をＩ」さくすること
はむずかしく、アドレス生成回路Ｏ遅延時間は小さくな
らないという問題があった。
本発明の目的は、この遅延時間を小さくするごとにある
。
。
上記の目的を達成するために、命令の指定す２１ レ
ジスタの内容と命令中の情報との和をアドレス） と
して指し示されるメモリエリアを、複数個に分割して順
次アクセスするためのアドレスを順次生成するアドレス
生成回路において、前回生成した入 アドレスと増分
とを加えた結果の下位ビットを修飾したものを次の生成
アドレスとする手段を設けた。
ジスタの内容と命令中の情報との和をアドレス） と
して指し示されるメモリエリアを、複数個に分割して順
次アクセスするためのアドレスを順次生成するアドレス
生成回路において、前回生成した入 アドレスと増分
とを加えた結果の下位ビットを修飾したものを次の生成
アドレスとする手段を設けた。
見 前回生成したアドレスと増分とを加えた結果の
見 下ビットを修飾することによって、上記ループを
ｉ つくらずに、アドレスを生成できるようになるの
で、アドレス生成回路の遅延時間が小さくできる。
見 下ビットを修飾することによって、上記ループを
ｉ つくらずに、アドレスを生成できるようになるの
で、アドレス生成回路の遅延時間が小さくできる。
讐 〔実施例〕
以下、本発明の実施例を第１図〜第４図で説明）
する。
する。
第１図はアドレス生成回路を表わす。１００は′ 命
令レジスタ、１０２はオペコード信号機ＯＰ、１０４は
インデクスフイールド信号線ｘ２．１０６はベースフィ
ールド信号線Ｂ、、１０８は変位情報信号線Ｄ２である
。１１０は１６本の汎用レジスタ、１１２はインデクス
フイールドの示す汎用レジスタの値（Ｘ２）を読み出す
セレクタ、１１４はベースフィールドの示す汎用レジス
タの値（Ｂ２）を読み出すセレクタ、１１７はＢ２ と
０とのセレクタ、１１６は（Ｘ２）とＩＮＣのセレクタ
１１８は（Ｂ２）とアドレスレジスタ１２４の値ＡＤＤ
Ｒのセレクタである。１２０は３人力加算器、１２６は
ＩＮＣ信号生成回路、１２８はセレクタ信号生成回路、
１３０は修飾信号生成回路、１３２はデコードステージ
制御回路である。
令レジスタ、１０２はオペコード信号機ＯＰ、１０４は
インデクスフイールド信号線ｘ２．１０６はベースフィ
ールド信号線Ｂ、、１０８は変位情報信号線Ｄ２である
。１１０は１６本の汎用レジスタ、１１２はインデクス
フイールドの示す汎用レジスタの値（Ｘ２）を読み出す
セレクタ、１１４はベースフィールドの示す汎用レジス
タの値（Ｂ２）を読み出すセレクタ、１１７はＢ２ と
０とのセレクタ、１１６は（Ｘ２）とＩＮＣのセレクタ
１１８は（Ｂ２）とアドレスレジスタ１２４の値ＡＤＤ
Ｒのセレクタである。１２０は３人力加算器、１２６は
ＩＮＣ信号生成回路、１２８はセレクタ信号生成回路、
１３０は修飾信号生成回路、１３２はデコードステージ
制御回路である。
修飾回路１２２は、ＦＯＲＣＥＯ信号線が１の時のみ３
人力加算器の８力の下位４ビツトを強制的にゼロにする
。
人力加算器の８力の下位４ビツトを強制的にゼロにする
。
ＩＮＧ信号生成回路、セレクタ信号生成回路。
修飾信号生成回路は、ＩＮＣ，Ｘ５ＥＬ、ＢＳＥＬＤ
Ｓ Ｅ Ｌ 、 ＦＯＲＣＥＯの各信号を生成するが、
その生成は第４図による。
Ｓ Ｅ Ｌ 、 ＦＯＲＣＥＯの各信号を生成するが、
その生成は第４図による。
デコードステージ制御回路はＤｉ、Ｂ２．Ｄ３Ｄ４の信
号線を順次ｌにしてデコードステージの遷移を表現する
。
号線を順次ｌにしてデコードステージの遷移を表現する
。
次に、この実施例の動作を説明する６
ＤＩステージではＩＮＣ信号は０．Ｘ５ＥＬではＯがセ
レクトされ、ＢＳＥＬ信号では（Ｂ２）がセレクトされ
、ＤＳＥＬ信号ではＢ２がセレクト、 されＦＯＲＣ
ＥＯ信号はＯなので、３人力加算器には（Ｂ２）とＢ２
が入力され、アドレスレジスタには（Ｂ、）＋Ｄ２が格
納される。
レクトされ、ＢＳＥＬ信号では（Ｂ２）がセレクトされ
、ＤＳＥＬ信号ではＢ２がセレクト、 されＦＯＲＣ
ＥＯ信号はＯなので、３人力加算器には（Ｂ２）とＢ２
が入力され、アドレスレジスタには（Ｂ、）＋Ｄ２が格
納される。
Ｂ２ステージではＩＮＣ信号は＋１６ 、 Ｘ５ＥＬ信
号ではＩＮＣがセレクトされ、ＢＳＥＬ信号ではＡＤＤ
Ｒがセレクトされ、ＤＳＥＬ信号では０がセレクトされ
、ＦＯＲＣＥＯ信号は１なので、３人力加算器にはＡＤ
ＤＲと＋１６が入力され、修飾回路では出力値の下位４
ビツトが０にされるので（Ｂ、）＋Ｄ２の次の１６Ｂ境
界アドレスがアドレス、 レジスタに格納される。
号ではＩＮＣがセレクトされ、ＢＳＥＬ信号ではＡＤＤ
Ｒがセレクトされ、ＤＳＥＬ信号では０がセレクトされ
、ＦＯＲＣＥＯ信号は１なので、３人力加算器にはＡＤ
ＤＲと＋１６が入力され、修飾回路では出力値の下位４
ビツトが０にされるので（Ｂ、）＋Ｄ２の次の１６Ｂ境
界アドレスがアドレス、 レジスタに格納される。
Ｂ３．Ｂ４ステージではＦＯＲＣＥＯ信号はＯであるが
、Ｂ２ステージで下位４ビツトがゼロになった、 ア
ドレスがアドレスレジスタに格納されているので、Ｂ３
ではＢ２の時の次の１６Ｂ境界アドレスがアドレスレジ
スタに格納され、Ｂ４ではその次の１６Ｂ境界アドレス
がアドレスレジスタに格納される。
、Ｂ２ステージで下位４ビツトがゼロになった、 ア
ドレスがアドレスレジスタに格納されているので、Ｂ３
ではＢ２の時の次の１６Ｂ境界アドレスがアドレスレジ
スタに格納され、Ｂ４ではその次の１６Ｂ境界アドレス
がアドレスレジスタに格納される。
以上の構成とすると、上述のループがなくなるので、ア
ドレス生成回路の最大遅延時間が小さくできる。
ドレス生成回路の最大遅延時間が小さくできる。
本発明によれば、上述のループがなくともアドレス生成
回路が構成できるので、その最大遅延時間をノＪ１さく
できる。
回路が構成できるので、その最大遅延時間をノＪ１さく
できる。
第１図は本発明の実施例の全体図、第２図、第３図は生
成アドレスの説明図、第４図は制御信号値を示す図、第
５図は従来技術でのアドレス生成回路である。 １００・・命令レジスタ、１１０・・・汎用レジスタ、
１２０ ・３人力加算器、１２２・・修飾回路、１２４
アドレスレジスタ、１２６・・ＩＮＣ信号生成回路、１
２８・セレクタ信号生成回路、１３０・・・修飾信号生
成回路、１３２−デコートステージ制御回路。 第２０ 循 ３ 口 第 ４図
成アドレスの説明図、第４図は制御信号値を示す図、第
５図は従来技術でのアドレス生成回路である。 １００・・命令レジスタ、１１０・・・汎用レジスタ、
１２０ ・３人力加算器、１２２・・修飾回路、１２４
アドレスレジスタ、１２６・・ＩＮＣ信号生成回路、１
２８・セレクタ信号生成回路、１３０・・・修飾信号生
成回路、１３２−デコートステージ制御回路。 第２０ 循 ３ 口 第 ４図
Claims (1)
- 【特許請求の範囲】 １、命令の指定するレジスタの内容と命令中の情報との
和をアドレスとして指し示されるメモリエリアを、複数
個に分割して順次アクセスするためのアドレスを順次生
成するアドレス生成回路において、 前回生成したアドレスと増分とを加えた結果の下位ビッ
トを修飾したものを次の生成アドレスとする手段を設け
たことを特徴とするアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27900790A JPH04155441A (ja) | 1990-10-19 | 1990-10-19 | アドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27900790A JPH04155441A (ja) | 1990-10-19 | 1990-10-19 | アドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155441A true JPH04155441A (ja) | 1992-05-28 |
Family
ID=17605105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27900790A Pending JPH04155441A (ja) | 1990-10-19 | 1990-10-19 | アドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155441A (ja) |
-
1990
- 1990-10-19 JP JP27900790A patent/JPH04155441A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61122747A (ja) | デ−タ処理装置 | |
| JPH04155441A (ja) | アドレス生成回路 | |
| JPH0831033B2 (ja) | データ処理装置 | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPH0619700B2 (ja) | 演算装置 | |
| JPS63111534A (ja) | 半導体集積回路 | |
| JPH0517574B2 (ja) | ||
| JP3124361B2 (ja) | メモリデータロード装置 | |
| JPS63245526A (ja) | 情報処理装置 | |
| JPH05120005A (ja) | 前命令の繰り返し命令をもつプロセツサ | |
| JPH02257292A (ja) | 画像メモリ用アドレス発生器 | |
| JPS6225348A (ja) | アドレスバス拡張方式 | |
| JPH033047A (ja) | 演算機能付きメモリ | |
| JPS60123946A (ja) | アドレス変換装置 | |
| JPS6210928A (ja) | デ−タ合成回路 | |
| JPH03113653A (ja) | アドレス生成回路 | |
| JPH1074190A (ja) | 並列プロセッサ | |
| JPH0281133A (ja) | アドレス生成機構 | |
| JPS59189447A (ja) | ベ−スアドレス修飾方式 | |
| JPH09326707A (ja) | 可変長符号復号化演算処理装置 | |
| JPS6341091B2 (ja) | ||
| JPH03265928A (ja) | マイクロプログラム演算制御装置 | |
| JPH01142938A (ja) | マイクロプログラム装置 | |
| JPH0378822A (ja) | イメージデータ処理装置 | |
| JPH06309152A (ja) | デジタル掛算器 |