SU1148114A1 - Логический элемент - Google Patents
Логический элемент Download PDFInfo
- Publication number
- SU1148114A1 SU1148114A1 SU833649773A SU3649773A SU1148114A1 SU 1148114 A1 SU1148114 A1 SU 1148114A1 SU 833649773 A SU833649773 A SU 833649773A SU 3649773 A SU3649773 A SU 3649773A SU 1148114 A1 SU1148114 A1 SU 1148114A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- logic element
- drain
- output
- transistor
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
ЛОГИЧЕСКИЙ ЭЛЕМЕНТ на ВДП .транзисторах, содержащий два ЩПтранзистора одного типа проводимости, затворы которых подключены соответственно к первому и кВторому входам , исток и сток одного ЩП-транзистора подключены соответственно к третьему входу и к первому выходу, и инвертор, вход и выход которого подключен соответственно к первому и второму выходам логического элемента , отличающийс тем, что, с целью ;.ас1вирени функциональных возможностей в него введены дополнительно- четвертьй вход и третий МДП-транзистор дополн ющего типа, исток которого подключен к соответствующей шине питани , а сток и затвор соответственно - к первому и второму вькодам, исток второго МДП-транзистора подключен к четвертому дополнительному (А) входу, а его сток - к первому выходу логического элемента.
Description
30
4
00
Фт./
.111Д81
Изобретение относитс к электронной технике и может быть использовано при построении устройств цифровой автоматики и вычислительн5й техники.5
Известны логические элементы на МДП-транзисторах, реализующие функции, например, эквивалентности или неэквивалентности i3.
Недостатками известного устрой- О ства вл ютс сложность и ограниченность функциональных возможностей.
Наиболее близким к предлагаемому по технической сущности вл етс огический элемент на ВДП-транзис- 15 торах, содержащий два МДП-транзиеТора Одного типа проводимости, затворы которых под1шючены соответтвенно к первому и к второму входам, сток и сток одного 1УЩП-транзисто- 20 а .подключены соответственно к ретьему входу и к первому выходу, исток и сток другого МДП транзистора подключены соответственно к третьему входу и к Второму выходу, 25 и два инвертора, вход и выход первого инвертора подключены соответственно к первому и второму выходам логического элемента, а вход и выход второго инвертора подключены ЗО соответственно , к второму и первому выходам логического элемента истоки нагрузочных ВДП-транзисторов обоих инверторов подключены соответственно к первому и. второму уходам, jj а затворы нагрузочных транзисторов к третьему входу t2J.
Недостатком известного устройства вл етс ограниченность его функциональных возможностей.40
Цель изобретени - расширение функциональных возможностей за счёт дополнительной реализации функций вида (ott+5c) и (db+Sc) .
t. -- :.,
Поставленна цель достигаетс тем, что в логический элемент на ВДП-транзисторах, содержащий два ВДП-транзистора одного типа проводимости , затворы которых подключены соответственно к первому и к второму вхрдам, исток и сток одного НЦП-транзистора подключены соответственно к третьему входу и к первому выходу, и инвертор, вход и выход которого подключены соответственно к первому и второму выходам логического элемента ,, введены дополнительно четвертый вход и третий
142
МДП-транзистор дополн ющего типа, исток которого подключен к соответствующей шине питани , а сток и затвор соответственио-к первому и второму выходам, исток второго НДП-транзистора подключен к четвертому дополнительному входу, а его стрк - к первому выходу логического элемента.
На фиг. 1 представлена принщ пиальна электрическа схема логического элемента, когда первьй и второй ЩП-транзисторы п -канальны а третий МДП-транзистор р-канэльный , в этом случае исток третьего ВДП-транзистора подключен к положительной шине питани ; на фиг. 2 принципиальна электрическа схема логического элемента, когда первый и второй МДП транзисторы р-канальные , а третий ВДП транзистор п -канальный, в этом случае исток третьего ВДП транзистора подключен к общей шине.
Логический элемент содержит два МДП-транзистора 1 и 2, затворы которых подключены соответственно к |первому 3 и второму 4 входам логического элемента. Сигнал на входе 4 вл етс инверсным сигналу на входе 3. Истоки ВДП-транзисторов 1 и 2 подключены соответственно к третьем 5 и четвёртому 6 входам логического элемента, а стоки - к первому выходу 7. Вход инвертора8 подключен к первому вькоду 7, а выход - к второму выходу 9 логического элемента . Затвор третьего МДП-транзистора 10 подключен к второму, сток - к первому выходу 7, а исток - к соответствующей шине 11 питани .
Логический элемент работает следующим образом.
При поступлении пр мого о- и инверсного 5 значений входного сигнал соответственно на входы 3 и 4 Логического элемента на фиг. 1 и соответственно на входы 4 и 3 логического элемента на фиг. 2, а на входы 5 и 6 соответственно значений второго Ъ и третвгегр t входных сигналов, на вькодах 7 и .9 логического элемента формируютс сигналы соответственно (at-fdc) и (c(b+5c) , Более подробно работа логического элемента иллюстрируетс таблицей истинности, дополненной таблицей состо ний транзисторов. Табл. 1 сооветствует логическому элементу на фиг. 1, табл. 2 - логическому элементу на фиг.-2. Символы П и 3 соответствуют провод щему и запертому состо нию транзисторов.
Из табл. 1 J1 2 видно, что в случае , когда на выходах 7 и 9 логического элемента формируютс функции эквивалентности ( Ъ+йЬ)
148114I
и неэквивалентности () , т.е. реализуютс функции прототипа.
Таким образом, технико-экономический эффект заключаетс в том, 5 что логический элемент по сравнению с прототипом обладает более широкими функциональными возможност ми, а именно позвол ет дополнительно реализовать функциивида («If5с) to и (о(Ь+5с).
Таблица 1
Таблица 2
3 оЛ
501У оlil
АЮ07
-05
иг.2
Claims (1)
- ЛОГИЧЕСКИЙ ЭЛЕМЕНТ на МДП- .транзисторах, содержащий два МДПтранзистора одного типа проводимости, затворы которых подключены соответственно к первому и к-второму входам, исток и сток одного МДП-транзистора подключены соответственно к третьему входу и к первому выходу, и инвертор, вход и выход которого подключен соответственно к первому и второму выходам логического элемента, отличающийся тем, что, с целью расширения функциональных возможностей» в него введены дополнительно· четвертьй вход и третий МДП-транэистор дополняющего типа, исток которого подключен к соответствующей шине питания , а сток й затвор соответственно - к первому и второму выходам, исток второго МДП-транзистора подключен к четвертому дополнительному входу, а его сток - к первому выходу логического элемента.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833649773A SU1148114A1 (ru) | 1983-10-06 | 1983-10-06 | Логический элемент |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833649773A SU1148114A1 (ru) | 1983-10-06 | 1983-10-06 | Логический элемент |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1148114A1 true SU1148114A1 (ru) | 1985-03-30 |
Family
ID=21084511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833649773A SU1148114A1 (ru) | 1983-10-06 | 1983-10-06 | Логический элемент |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1148114A1 (ru) |
-
1983
- 1983-10-06 SU SU833649773A patent/SU1148114A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств. Сов. радио, 1975, с. 44, рис. 40. 2. Авторское свидетельство СССР № 997252, кл. Н 03 К 19/20 1981. / * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100294997B1 (ko) | 스태틱다이나믹논리회로 | |
US4710649A (en) | Transmission-gate structured logic circuits | |
US4523292A (en) | Complementary FET ripple carry binary adder circuit | |
KR910013734A (ko) | 잡음 허용 입력 버퍼 | |
US6052008A (en) | Generation of true and complement signals in dynamic circuits | |
US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
US6489825B1 (en) | High speed, low power, minimal area double edge triggered flip flop | |
KR940000253Y1 (ko) | 엔모스 배타 오아게이트 회로 | |
US6066978A (en) | Partial product generating circuit | |
SU1148114A1 (ru) | Логический элемент | |
KR890005996A (ko) | 동기 플립플롭회로 | |
KR950010366A (ko) | 2 입력 기능들을 전부 제공하기 위한 베이스 셀 소자 | |
US5230014A (en) | Self-counting shift register | |
SU743200A1 (ru) | Элемент с трем состо ни ми | |
SU1287147A1 (ru) | Узел формировани переноса в сумматоре | |
SU1598160A1 (ru) | Трехзначный элемент | |
SU1406591A1 (ru) | Сумматор | |
KR200155047Y1 (ko) | 어드레스 디코더 회로 | |
KR100265323B1 (ko) | 고성능 전 가산기 | |
KR0161496B1 (ko) | 트랜지스터 수가 감소된 3개 입력을 갖는 배타적 노아 게이트 | |
JPH0431630Y2 (ru) | ||
JPH0517729B2 (ru) | ||
KR930004892Y1 (ko) | 래치 장치 | |
SU1615879A1 (ru) | Счетчик с начальной установкой | |
SU1100620A1 (ru) | Сумматор |