JPS63501248A - 命令サイクル中のアクティブ期間決定アレイを備える、マイクロプロセッサ用命令シ−ケンサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 命令サイクル中のアクティブ期間決定アレイを備える、マイクロプロセッサ用命 令シーケンサ 本発明は、複合集積回路、さらに詳細には、所定の単一の機能だけでなく、多様 な機能を実行することのできる回路の集合体であるマイクロプロセッサに関する ものである。実行する機能は、コード化された信号としてマイクロプロセッサに 入力される命令により決まる。このマイクロプロセッサの入力にはデータも入力 されるが、このデータに対して行う複雑な数値計算の順序は、このようにして入 力された一連の命令により決定する。

命令は、１つ入力されるごとに命令レジスタに記憶されて、この命令に対応する 操作が行われている間その記憶が保持される。命令シーケンサは、出力に接続さ れた複数のコマンド線に現れる命令信号群を所定の１つの命令、すなわち所定の ２値付号群に対応させる機能がある。各コマンド線は論理ゲート、レジスタまた はそれ以外の回路素子に接続されている。

従って、各命令はマイクロプロセッサの回路素子群に対して一意的に作用する。

命令シーケンサの役割は、命°令をマイクロプロセッサの各部分へのコマンド信 号に変換することである。

このため、命令シーケンサにはまずデコード機能が備わっている。すなわち、２ 値付号群（命令）がコマンド信号群に変換される。各命令により一般に複数のコ マンド線がアクティブにされる。これとは逆に、同一の１本のコマンド線は複数 の互いに異なる命令によりアクティブにすることができる。

しかし、命令シーケンサはさらに、アクティブ期間を決定する機能を有する必要 がある。例えば、命令が１つ実行されどと論理ゲートが開き、次いでレジスタに データが記憶されるといった具合に順序が決定される。従って、命令シーケンサ が発生するコマンド信号は、単一のアクティブ期間ではなく複数のアクティブ期 間からなる論理系列に従って出力される必要がある。

一般に命令シーケンサが、命令デコード回路と、その後段に接続され、この命令 デコード回路からの信号をアクティブにするアクティブ期間決定回路とを備える のはこのような理ティブにするアクティブ期間を決定する回路の構成に関する。

アクティブ期間決定回路の一般的な構成方法は、命令デコード回路の出力にそれ ぞれＡＮＤゲートまたはＯＲゲート（場合によってはＮＡＮＤゲートやＮＯＲゲ ートのほうが好都合の場合もある）を接続する方法である。各論理ゲートには、 命令デコード回路の出力ならびに１つの命令サイクル中のいろいろなアクティブ 期間に対応する信号が入力される。

これら一群の論理ゲートの出力はコマンド線を構成する。各コマンド線は、所定 のアクティブ期間においてアクティブにされる。

アクティブ期間決定回路のサイズを小さくするために、また、命令デコード回路 の出力と命令シーケンサ自体の出力の間のトポロジカルな配線が簡単になるよう に、しかも、製作が難しくなることはないようにするため、本発明では、特に簡 単なアレイ形式のアクティブ期間決定回路を提案する。

本発明によれば、命令を表す２値付号のデコード回路と、マイクロプロセッサの 複数個の機能を制御するための、１命令サイクル中の所定のアクティブ期間にの みアクティブにされる信号をアクティブ化するアクティブ期間決定回路とを主構 成要素とし、上記命令信号用の複数の入力と上記制御信号用の複数の出力とを備 えるマイクロプロセッサ用命令シーケンサであって、アクティブ期間決定回路は 主としてマトリクス状に配置されたトランジスタアレイからなり、行と列の全交 点にトランジスタが配置され、同一の行のトランジスタは命令デコード回路の随 行に対応する出力とアクティブ期間決定回路の随行に対応する出力との間に直列 に配置され、同一の列のトランジスタは所定の１つのアクティブ期間に対応する １つの信号によりすべて同時に制御され、他の列のトランジスタは他のアクティ ブ期間に対応する信号により制御され、所定数のトランジスタはデプレッション 型であって該デプレッション型トランジスタは該デプレッション型トランジスタ の属する列に入力される制御信号に無関係に導通状態となり、所定数のトランジ スタは非デプレッション型であって、該非デプレッション型トランジスタは該非 デプレッション型トランジスタの属する列に対応するアクティブ期間の間のみ導 通状態となることを特徴とする命令シーケンサが提供される。

さらに−膜化すると、本発明により、（マスクによりプログラム可能な）論理ゲ ートアレイであって、マトリクス状に配置された複数のトランジスタを備え、行 と列の全交点にトランジスタが配置され、同一の行トランジスタは上記論理ゲー トアレイの随行に対応する入力と上記論理ゲートアレイの随行に対応する出力の 間に直列に配置され、同一の列のトランジスタは全ゲートが上記論理ゲートアレ イの咳列に対応する入力に接続され、他の列のトランジスタはゲートが上記論理 ゲートアレイの随性の列に対応する他の入力に接続され、所定数のトランジスタ はデプレッション型であって該デプレッション型トランジスタはゲートに入力さ れる論理信号のレベルに関係なく導通状態となり、他のトランジスタは非デプレ ッション型であって該非デプレッション型トランジスタはゲートに入力される論 理信号のレベルが所定のレベルであるときに導通状態となり、該ゲートに入力さ れる論理信号のレベルが該所定のレベルと相補的であるときに遮断状態となるこ とを特徴とする論理ゲートアレイが提供される。

本発明の他の特徴および利点は、添付の図面を参照した以下の詳細な説明中に現 れるであろう。

第１図は、マイクロプロセッサ用の命令シーケンサの全体構造の非常に簡単な略 図である。

第２図は、命令シーケンサに使用可能な本発明のアクティブ期間決定回路の構成 を示す図である。

命令シーケンサは２つのユニット、すなわちデコードユニット１０とアクティブ 期間決定ユニット１２とを備える。この２つのユニットは非常に簡略化して描い である。

デコードユニットの入力ＯＰＩ、ＯＦ２・・・、ＯＰｎには、実行すべき命令を 表す２値付号が入力される。この２値付号は、例えば命令レジスタ（図示せず） からの信号である。

この命令レジスタには、１つの命令実行サイクルの間を通じて所定の命令が記憶 されている。

デコードユニット１０の出力Ｓ１〜Ｓｐからは別の２値付号が出力される。この ２値付号は、論理ゲートの開放、カウンタ内の数値の増加、レジスタのシフト等 を制御するだめの信号である。所定の１つの命令を用いると複数の出力をアクテ ィブにすることができる。これとは逆に、同じ１つの出力は、複数の命令により アクティブにされる。デコードユニットでは必要なデコードが行われて、命令を 表す２値付号がこの命令を実行させる２値付号に変換される。

アクティブ期間決定ユニッ目２の入力Ｂ１〜Ｂｐには、デコードユニットの出力 からのいろいろな信号が入力される。

このアクティブ期間決定ユニットはさらに、命令実行サイクル中のそれぞれ異な るアクティブ期間を表すクロック信号が入力される別の入力を備えている（４つ の入力Ｅ１〜Ｅ４）。

アクティブ期間決定ユニット１２の出力は、Ｌ１〜ｔ、ｐで表されている。この アクティブ期間決定ユニットは、１サイクル中の所定の１つのアクティブ期間ま たは所定のアクティブ期間の組合せの間に所定の出力信号を通過させる機能をも つ。

従って、アクティブ期間決定ユニットにより論理ゲートの開閉が制御される。

一例として、１サイクル中の各アクティブ期間が４つのクロック信号Ｐ１〜Ｐ４ で表されるものとする。この４つのクロック信号は、それぞれ人力Ｅ１〜Ｅ４に 入力される。例えば入力Ｂ１に入力される信号がアクティブ期間Ｐ３においての み命令シーケンサから出力されるようにしたい場合には、２人力ＡＮＤゲートを １つ用いて一方の入力を入力Ｂ１に接続し、他方の入力を入力Ｅ３に接続する。

同様に、入力Ｂ２の信号がアクティブ期間Ｐ１とＰ４においてのみアクティブで あるようにするためには、２人力ＡＮＤゲート２つ（Ｂ２とＥｌ、Ｂ２とＢ４） とこの２つのＡＮＤゲートの出力信号が入力されるＯＲゲート１つとを利用する 。さらに別の例を示す。入力Ｂ３の信号を１サイクルの全期間にわたって通過さ せる必要がある場合には、論理ゲートはまったく使用せず入力Ｂ３とアクティブ 期間決定ユニットの出力の１つとを直接に接続する。

従来の回路は２またはそれ以上の入力を備える論理ゲートで構成されて、必要な 場所には論理ゲートなしの直接接続が行われている。各論理ゲートは、所望のＡ ＮＤ機能またはＯＲ機能を発生させるために必要な数と丁度同数の入力を備えて いる。周知のように、アクティブ期間中の論理レベル、すなわち入力の論理レベ ルがハイレベルでアクティブになるかロウレベルでアクティブになるかで、論理 ゲートとしてＮＡＮＤゲートやＮＯＲゲートを用いることももちろんできる。

ＮＡＮＤゲートとＯＲゲートの場合、従来は全入力に対してハイレベルのときを アクティブレベルと考えていた。

このように従来の構成では、おのおのが所定数の異なる入力を有する論理ゲート の１個または複数個を各行に備え、位置によっては単にインバータのみを設ける とかまったく論理ゲートを使用しないのに対し、本発明では、アクティブ期間決 定ユニット１２を規則正しいアレイの構成にすることを提案する。

このような構成を第２図に示す。これは、トランジスタがマトリクス状に配置さ れた構成である。各列には所定のアクティブ期間が対応し、各行には１サイクル 中の所定の１つのアクティブ期間または所定のアクティブ期間の組合せの間に通 過させるコマンド信号が対応する。

行と列の各交点にはトランジスタが１つ配置されている。

従って、各行は同数のトランジスタを有する。第２図には列が４本示されている から、各行は４個のトランジスタを備える。行はｐ行ある。

同一の列のトランジスタは、ゲートが同一の接続線（第１列〜第４列に対してそ れぞれ接続線ＣＣ１〜ＣＣ４が対応する）に接続されている。各接続線は、それ ぞれの入力（Ｅｌ〜Ｅ４）に接続されている。各人力Ｅｌ−Ｅ４には、サイクル のアクティブ期間と呼ばれる所定のクロック信号を表すクロック信号が入力され る。

同一の行のトランジスタはすべてが直列に接続されている。

すなわちこの行中の任意のトランジスタのドレインは隣りのトランジスタのソー スに接続されている。同一の行中の直列トランジスタ群はそれぞれ行ごとにアク ティブ期間決定ユニットの各入力（Ｂｌ〜Ｂｐ）と、対応する行の各出力（Ｌｌ 〜Ｌｐ）の間に接続されている。

全トランジスタのうちの一部分はデプレッション型トランジスタである。このよ うなトランジスタ、例えばＴｌはソースとドレイン間を太くして図示しである。

他のトランジスタは普通のエンハンスメントタイプのトランジスタである。この 普通のタイプのトランジスタ、例えばＴ２はソースとドレインの間を細線にして 図示しである。デプレッション型トランジスタは、ゲートの論理レベルに関係な く導通するようにチャネルをドープする。例えば、論理レベルのロウが０ボルト であり、論理レベルのハイが５ボルトであるとすると、通常の（デプレッション 型でない）Ｎチャネルトランジスタの場合、ゲートとソース間の電位差が５ボル トだと導通し、０ボルトだと遮断される。デプレッション型Ｎチャネルトランジ スタの場合には上記のいずれの場合にも導通状態になる。

このデプレッション型Ｎチャネルトランジスタが遮断されるのは、例えば電位が 一５ボルトとなったときであるが、図示の回路はソースに対するゲートの電位が ０〜＋５ボルトの間でしか変化できないように構成されている。

特に、各アクティブ期間は列の接続線に入力されるクロック信号により規定され る。クロック信号は複数のレベルを有しており（例えば０ボルトと５ボルト）、 非デプレッション型トランジスタの場合にはこのタロツク信号のレベルに応じて 導通状態または遮断状態となり、デプレッション型トランジスタの場合には常に 導通状態となる。

第２図からは、アクティブ期間決定ユニットの入力信号の中には、１つを除いた 他のトランジスタがすべてデプレッション型であるトランジスタ群に入力される 信号があることがわかる。１つだけある非デプレッション型トランジスタは、所 定のアクティブ期間に対応するクロック信号により制御される。入力信号は、こ の所定のアクティブ期間中に通過して出力される。２つ以上のトランジスタがデ プレッション型でないトランジスタ群に入力されている入力信号もある。デプレ ッション型でないトランジスタは、それぞれ異なるアクティブ期間に対応する信 号により制御される。対応する行への入力信号は、２つのアクティブ期間の重な り合った期間にのみ通過して出力される。

１行にデプレッション型トランジスタを４個備える場合には、出力信号は１サイ クルの全期間を通じて通過することができる。本発明によれば、上記のいずれの 場合にも各行が１つの制御ゲートを構成し、全制御ゲートが同一の複数の入力を 備えるという構成である。互いに異なるクロック信号に対応する各列の接続線が 、制御ゲートの各入力となっている。

場合によっては２つ以上の出力をまとめて接続することもできる。このようにす るとＯＲ機能が実現される。例えば出力し１とＢ３を接続して１つの出力にする と、この出力からはアクティブ期間Ｅ２のときに入力Ｂ１の信号が出力されて、 アクティブ期間Ｅ３のときに入力Ｂ３の信号が出力される。

上記のような構成のアクティブ期間決定ユニットは、非常にコンパクトなだけで なく回路配置が簡単である。また、行と列の交点に配置するトランジスタのタイ プを決めるだけで命令シーケンサの出力信号の同期状態を決定することができる 。さらに、このような構成の命令シーケンサは製造が非常に簡単である。という のは、トランジスタのタイプを決定するにはデプレッション型トランジスタに対 応する領域全体をマスクで覆って不純物が豊富に注入されないようにすればよい からである。また、このマスクとは相補的なマスクを用いてキャリアが豊富なト ランジスタに対応する領域を覆い、この領域にデプレッション用不純物が注入さ れないようにすることもできる。

このようなアレイ状のアクティブ期間決定ユニットは、他の論理ゲートと共通す るｎ個の入力と他の論理ゲートの入力とは異なる個別の入力を有する論理ゲート アレイを構成するため、他の用途にも簡単に転用することができる。共通するｎ 個の入力のうち非デプレッション型トランジスタに対応する入力のみがＡＮＤゲ ートの入力として機能し、他の入力は論理機能をもたない。

１ご 国際調査報告 Ａ）ＪＮＥＸ　Ｔｏ　Ｔ、！Ｅ　ＺＦＩＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨ ＲＥ？Ｃ：（Ｔ　ＣＮ

Claims (2)

【特許請求の範囲】
1. １．命令を表す２値信号のデコード回路と、マイクロプロセッサの複数個の機能 を制御するための、１命令サイクル中の所定のアクティブ期間にのみアクティブ にされる信号をアクティブ化するアクティブ期間決定回路とを主構成要素とし、 上記命令信号用の複数の入力と上記制御信号用の複数の出力とを備えるマイクロ プロセッサ用命令シーケンサであって、アクティブ期間決定回路は主としてマト リクス状に配置されたトランジスタアレイからなり、行と列の全交点にトランジ スタが配置され、同一の行のトランジスタは命令デコード回路の該行に対応する 出力とアクティブ期間決定回路の該行に対応する出力との間に直列に配置され、 同一の列のトランジスタは所定の１つのアクティブ期間に対応する１つの信号に よりすべて同時に制御され、他の列のトランジスタは他のアクティブ期間に対応 する信号により制御され、所定数のトランジスタはデプレッション型であって核 デプレッション型トランジスタは該デプレッション型トランジスタの属する列に 入力される制御信号に無関係に導通状態となり、所定数のトランジスタは非デプ レッション型であって、該非デプレッション型トランジスタは該非デプレッショ ン型トランジスタの属する列に対応するアクティブ期間の間のみ導通状態となる ことを特徴とする命令シーケンサ。
2. ２．論理ゲートアレイであって、マトリクス状に配置された複数のトランジスタ を備え、行と列の全交点にトランジスタが配置され、同一の行トランジスタは上 記論理ゲートアレイの該行に対応する入力と上記論理ゲートアレイの該行に対応 する出力の間に直列に配置され、同一の列のトランジスタは全ゲートが上記論理 ゲートアレイの該列に対応する入力に接続され他の列のトランジスタはゲートが 上記論理ゲートアレイの該他の列に対応する他の入力に接続され、所定数のトラ ンジスタはデプレッション型であって該デプレッション型トランジスタはゲート に入力される論理信号のレベルに関係なく導通状態となり、他のトランジスタは 非デプレッション型であって該非デプレッション型トランジスタのゲートに入力 される論理信号のレベルが所定のレベルであるときに導通状態となり、該ゲート に入力される論理信号のレベルが該所定のレベルと相補的であるときに遮断状態 となることを特徴とする論理ゲートアレイ。